[发明专利]一种低面积开销的抗单粒子瞬态延迟单元

摘要

本发明公开了一种低面积开销的抗单粒子瞬态延迟单元，目的是不增加晶体管数目、不增加晶体管沟道长度的情况下，实现原延迟单元大延时要求的目标。技术方案是在构建延迟单元的反相器链每一级反相器的输入端，分别加上一个环漏栅结构的负载电容，以增加延迟单元的延迟。本发明一种低面积开销的抗单粒子瞬态的延迟单元，包含输入端口A，输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容。从输入端口到输出端口的延迟由N级结构完全相同的反相器组成的反相器链和N个结构完全相同的环漏栅负载电容决定。本发明本发明相比于现有延迟单元，可以在实现大的单元延时的前提下，增强延迟单元的抗SET能力，同时有效控制单元的面积开销。

主权项

一种低面积开销的抗单粒子瞬态的延迟单元，其特征在于，包含一个输入端口A，一个输出端口Y，N级反相器组成的反相器链和N个环漏栅的负载电容；N为整数，N的大小取决于延迟单元的延迟和工艺尺寸；N级反相器结构完全相同，记为第一级反相器、…、第i级反相器、…、第N级反相器，i为整数，2≤i≤N‑1；本发明在构建延迟单元的反相器链每一级反相器的输入端，即在第一级反相器、…、第i级反相器、…、第N级反相器的输入端，分别加上一个环漏栅的负载电容，以增加延迟单元的延迟；N个环漏栅的负载电容结构完全相同，记为第一电容、…、第i电容、…、第N电容；输入端口A连接第一电容、第一PMOS管的栅极Pg₁、第一NMOS管的栅极Ng₁；第一级反相器由第一PMOS管和第一NMOS管组成；第一PMOS管的的栅极Pg₁连接输入端口A、第一NMOS管的栅极Ng₁和第一电容；漏极Pd₁连接第一NMOS管的漏极Nd₁，并连接第二电容、第二PMOS管的栅极Pg₂、第二NMOS管的栅极Ng₂；第一NMOS管的的栅极Ng₁连接输入端口A、第一PMOS管的栅极Pg₁和第一电容；漏极Nd₁连接第一PMOS管的漏极Pd₁，并连接第二电容、第二PMOS管的栅极Pg₂、第二NMOS管的栅极Ng₂；第一PMOS管源极Ps₁连接到电源VDD；第一NMOS管源极Ns₁连接到地VSS；第i级反相器由第i PMOS管和第i NMOS管组成；第i PMOS管的的栅极Pg_i连接第i‑1PMOS管的漏极Pd_i‑1、第i‑1NMOS管的漏极Nd_i‑1、第i NMOS管的栅极Ng_i和第i电容，漏极Pd_i连接第i NMOS管的漏极Nd_i、第i+1电容、第i+1PMOS管的栅极Pg_i+1、第i+1NMOS管的栅极Ng_i+1；第i NMOS管的的栅极Ng_i连接第i‑1PMOS管的漏极Pd_i‑1、第i‑1NMOS管的漏极Nd_i‑1、第i PMOS管的栅极Pg_i和第i电容，漏极Nd_i连接第i PMOS管的漏极Pd_i、第i+1电容、第i+1PMOS管的栅极Pg_i+1、第i+1NMOS管的栅极Ng_i+1；第i PMOS管源极Ps_i连接到电源VDD，第i NMOS管源极Ns_i连接到地VSS；第N级反相器由第N PMOS管和第N NMOS管组成；第N PMOS管的的栅极Pg_N连接第N‑1PMOS管的漏极Pd_N‑1、第N‑1NMOS管的漏极Nd_N‑1、第N NMOS管的栅极Ng_N和第N电容，漏极Pd_N连接第N NMOS管的漏极Nd_N、输出端口Y；第N NMOS管的的栅极Ng_N连接第N‑1PMOS管的漏极Pd_N‑1、第N‑1NMOS管的漏极Nd_N‑1、第N PMOS管的栅极Pg_N和第N电容，漏极Nd_N连接第N PMOS管的漏极Pd_N、输出端口Y；第N PMOS管源极Ps_N连接到电源VDD，第N NMOS管源极Ns_N连接到地VSS。