[发明专利]多相位时钟生成有效
| 申请号： | 201580047476.3 | 申请日： | 2015-08-31 |
| 公开（公告）号： | CN106716831B | 公开（公告）日： | 2020-03-03 |
| 发明（设计）人： | A·S·费德勒 | 申请（专利权）人： | 微软技术许可有限责任公司 |
| 主分类号： | H03K5/13 | 分类号： | H03K5/13;H03K5/135;H03L7/081 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 杨洁;胡利鸣 |
| 地址： | 美国华*** | 国省代码： | 暂无信息 |
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| 摘要： | 揭示了涉及用于高速I/O电路(100)的多相位时钟生成器(174，184)和数据采样器(142，156)的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线(图2：202a,b)的多相位时钟生成器(174)，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号(图2：CLK0‑9)。多相位时钟生成器(图2：200)还包括被配置用于至少部分基于沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号(图2：CLK0,5和TCLK0,5)的上升边缘和下降边缘来控制延迟线的控制电路(图2：204)。 | ||
| 搜索关键词： | 多相 时钟 生成 | ||
【主权项】：
一种设备，包括：具有多个延迟元件的第一延迟线，所述延迟线被配置来接收第一输入时钟信号并向采样器电路输出具有相比于所述第一输入时钟信号的相位而言不同相位的第一多个输出时钟信号；具有多个延迟元件的第二延迟线，所述延迟线被配置来接收第二输入时钟信号并向采样器电路输出具有相比于所述第二输入时钟信号的相位而言不同相位的第二多个输出时钟信号；以及控制电路，所述控制电路配置用于至少部分基于所述第一多个输出时钟信号的至少一个输出时钟信号和所述第二多个输出时钟信号的至少一个输出时钟信号的上升或下降边缘来控制所述延迟线。
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