[发明专利]一种具有串行总线协议连续触发功能的逻辑分析仪

摘要

本发明公开了一种具有串行总线协议连续触发功能的逻辑分析仪，FPGA中的每个连续触发模块对应一种串行总线协议，连续触发模块中的时钟计数器提供时钟溢出标志和时钟数据，每个连续触发状态机对应一种触发方式，接收通道数据并根据连续触发控制字触发采集连续触发数据，在采集数据完成后的下一周期内令存数使能信号有效，触发数据选择器选择连续触发数据输出至拼数模块，选择存数使能信号输出至数据选择器，拼数模块将时钟数据和连续触发数据组合后输出至数据选择器。FPGA中的数据选择器根据触发类型控制字输出对应连续触发数据和存数使能信号至异步FIFO模块，异步FIFO模块存储连续触发数据并供ARM处理器读取。本发明用硬件实现了串行总线协议的连续触发。

主权项

一种具有串行总线协议连续触发功能的逻辑分析仪，包括采集通道、FPGA、ARM处理模块，采集通道包括探头、比较器、电平转换和DAC；ARM处理器中安装逻辑分析仪的系统软件；FPGA中设置有ARM接口模块、门限控制模块和时钟模块，ARM接口模块用于完成ARM处理器与FPGA中其他模块的通信，门限控制模块用于控制DAC生成门限阈值，时钟模块向FPGA中的其他模块提供时钟和采样率控制信号；其特征在于，所述FPGA还包括串行总线协议连续触发模块，串行总线协议连续触发模块包括连续触发模块、数据选择器、FIFO模块，其中：连续触发模块至少配置一个，每个连续触发模块对应一种串行总线协议，连续触发模块接收ARM处理器通过ARM接口模块发送的连续触发控制字，连续触发控制字包括协议类型、通道信息、触发类型、触发条件、开始条件、监测时间，连续触发模块检测到开始条件后，根据通道信息接收通道数据，并根据连续触发控制字进行触发与采集，将采集到的连续触发数据发送给数据选择器；连续触发模块包括时钟计数器、连续触发状态机、触发数据选择器、拼数模块，其中，时钟计数器接收时钟模块的同步时钟，根据监测时间设置计数初值，在开始连续触发时时钟计数器开始计数，时钟计数器计数过程中时钟溢出标志为无效，计满时设置时钟溢出标志有效，时钟计数器将时钟溢出标志发送给连续触发状态机和ARM处理器；每个连续触发模块中连续触发状态机至少配置一个，每个连续触发状态机对应一种触发方式，连续触发状态机检测到开始条件后接收通道数据和时钟计数器发送的时钟溢出标志，当时钟溢出标志无效时根据ARM处理器发送的连续触发控制字中的触发条件进行判断，当触发条件满足时连续触发状态机触发，并采集数据，将连续触发数据输出至触发数据选择器，并在采集数据完成后的下一个周期令存数使能信号内有效，然后进入下一次触发判断，如果一直触发条件都不满足，则不作任何操作；当时钟溢出标志有效或接收到ARM处理器发送的停止指令，停止触发；触发数据选择器根据触发类型控制字选择对应连续触发状态机的连续触发数据输出至拼数模块，同时选择对应的存数使能信号输出至数据选择器；拼数模块将连续触发数据与当前时钟计数器的时钟数据组合，生成最终的连续触发数据输出至数据选择器；数据选择器接收每个连续触发模块发送的连续触发数据和存数使能信号，根据ARM处理器发送的协议类型控制字，输出对应协议的连续触发数据和存数使能信号至异步FIFO模块；异步FIFO模块，根据存数使能信号存储连续触发数据，ARM处理器实时读取异步FIFO模块的空标志位，当空标志位无效时，ARM处理器产生计数时钟，并使读数使能信号有效，从异步FIFO模块中读取连续触发数据，当空标志位有效时，则进一步判断时间计数器的溢出标志位，若溢出标志位无效，并且用户没有发出停止指令，则继续监测异步FIFO空标志位；若溢出标志位有效或者用户发出停止指令，则停止读取数据。