[发明专利]具有减少的验证的改进的编程的非易失性存储器和方法

摘要

在具有从擦除状态到各个目标状态的最少验证步骤的编程遍中，由阶梯波形并行编程非易失性存储器的一组存储器单元。存储器状态被一组增加的分界阈值（V1，…VN）划分。在该编程遍中初始地，相对于测试参考阈值来验证存储器单元。这个测试参考阈值具有超过在该组中的指定分界阈值Vi偏移了预定余量的值。确定当被编程超过Vi时的每个存储器单元的过冲大于还是小于该余量。因此，被发现为具有大于余量的过冲的存储器单元在该编程遍的后续部分中通过使它们的编程速率降低来抵消，从而保持更紧密的阈值分布。

主权项

一种并行编程非易失性存储器的一组存储器单元的方法，包括：为存储器单元提供被一组增加的分界阈值（V1，V2…VN）划分为多个阈值子范围的阈值窗口，使得每个子范围代表不同的存储器状态；在一个编程遍中施加编程电压作为一系列的递增电压脉冲，以将该组存储器单元从擦除的存储器状态并行编程到各自的目标存储器状态；提供具有从该组中的指定分界阈值Vi偏移了预定余量的值的测试参考阈值，使得当存储器单元被预期为已被编程超过Vi、但是还没有相对于测试参考阈值被验证时，存储器单元将具有拥有预定余量以内的超过Vi的过冲的阈值，并且当存储器单元被预期为已编程超过Vi、并且也已经相对于测试参考阈值被验证时，则存储器单元将具有拥有大于预定余量的超过Vi的过冲的阈值；在电压脉冲之间相对于测试参考阈值来验证正被编程的该组存储器单元，直到确定正被编程的每个存储器单元的过冲；以及在该编程遍的后续部分中，减缓曾被确定为具有大于余量的过冲的正被编程的任何存储器单元的编程速率。