[发明专利]一种小数分频频率合成器

摘要

本发明提供一种能有效抑制整数边缘杂散的一种小数分频频率合成器。将参考信号分频输出单元、VCO分频输出单元、Δ-∑调制器以及鉴相器均集成在一块集成电路上，可以有效的减小外部噪声的干扰。从参考时钟单元输入至集成电路的LVDS线和鉴相器输出集成电路的LVDS线呈90度的布局，以及从鉴相器输出集成电路的LVDS线和VCO输入至集成电路的LVDS线呈90度的布局，这样做能够最大限度地减小参考时钟的高次谐波跟VCO输出频率的交调机会，从而提高对整数边缘杂散的抑制程度。并且，采用低电压的LVDS线来传输参考时钟信号与VCO输出信号，传输的信号幅度小，即使两信号产生交调，其交调干扰的功率也很小，几乎可以忽略。

主权项

一种小数分频频率合成器，包括参考时钟单元、模拟滤波器、VCO输出单元、控制接口单元、输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、VCO分频输出单元、分频比输出单元，其特征在于，还包括参考时钟单元侧LVDS收发单元、模拟滤波器侧LVDS收发单元、VCO输出单元侧LVDS收发单元；所分输入全局时钟缓冲单元、输出全局时钟缓冲单元、参考信号分频输出单元、频比输出单元、VCO分频输出单元、鉴相器单元内置于在一块集成电路中；所述输入全局时钟缓冲单元包括参考信号分频输出单元侧差分输入全局时钟缓冲单元、VCO分频输出单元侧差分输入全局时钟缓冲单元，所述输出全局时钟缓冲单元为鉴相器侧差分输出全局时钟缓冲单元；参考时钟单元侧LVDS收发单元与参考信号分频输出单元侧差分输入全局时钟缓冲单元之间、模拟滤波器侧LVDS收发单元与鉴相器侧差分输出全局时钟缓冲单元之间、VCO输出单元侧LVDS收发单元与VCO分频输出单元侧差分输入全局时钟缓冲单元之间均采用两条低电压的LVDS线来传输信号，且参考时钟单元侧LVDS线与鉴相器侧LVDS线呈垂直布局，VCO输出单元侧LVDS线与鉴相器侧LVDS线呈垂直布局。