[发明专利]半导体集成电路及泄漏电流降低方法无效
| 申请号： | 200610148458.7 | 申请日： | 2006-11-10 |
| 公开（公告）号： | CN1976229A | 公开（公告）日： | 2007-06-06 |
| 发明（设计）人： | 广田诚;菊池秀和;宫本三平 | 申请（专利权）人： | 冲电气工业株式会社 |
| 主分类号： | H03K19/0944 | 分类号： | H03K19/0944;H03K19/00;H03K17/00;H03K17/687 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 曾祥夌;刘宗杰 |
| 地址： | 日本东京港*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供在待机时具有可有效降低内部电路消耗的泄漏电流的电路构成的半导体集成电路及泄漏电流降低方法。本发明的半导体集成电路装置至少包含：包含第1及第2NMOS晶体管(mn101、mn102)的内部电路(100)；泄漏电流降低电路(200)，其与该第1及第2NMOS晶体管(mn101、mn102)的源极电气连接，根据表示该内部电路100的动作状态及待机状态的控制信号Standby，在该内部电路100的动作状态，对该第1及第2NMOS晶体管(mn101、mn102)施加第1源极偏置电压即接地电压GND，在该内部电路(100)的待机状态，将不同于该接地电压GND且将该第1及第2NMOS晶体管(mn101、mn102)的源极和基板之间逆偏置的第2源极偏置电压施加到该第1及第2NMOS晶体管(mn101、mn102)。 | ||
| 搜索关键词： | 半导体 集成电路 泄漏 电流 降低 方法 | ||
【主权项】：
1.一种半导体集成电路装置，至少包含：第1电路，包含第1场效应型晶体管；第2电路，与上述第1场效应型晶体管的源极电气连接，根据表示上述第1电路的动作状态及待机状态的第1控制信号，在上述第1电路的动作状态中，将未将上述第1场效应型晶体管的源极和基板之间逆偏置的第1源极偏置电压施加到上述第1场效应型晶体管，在上述第1电路的待机状态，将不同于上述第1源极偏置电压且将上述第1场效应型晶体管的源极和基板之间逆偏置的第2源极偏置电压施加到上述第1场效应型晶体管。
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