[发明专利]半导体器件及其制造方法无效
| 申请号： | 200580052286.7 | 申请日： | 2005-12-12 |
| 公开（公告）号： | CN101326632A | 公开（公告）日： | 2008-12-17 |
| 发明（设计）人： | 浅野正义;铃木嘉之;伊藤哲也;和田一 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | H01L21/8242 | 分类号： | H01L21/8242;H01L21/8234;H01L21/8238;H01L27/06;H01L27/092;H01L27/10;H01L27/108 |
| 代理公司： | 隆天国际知识产权代理有限公司 | 代理人： | 张龙哺 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 在半导体器件的制造方法中，在半导体衬底(11)上形成元件分离用沟槽(14)；在半导体衬底的整个面上，中间隔着绝缘薄膜(12、72)形成具有不能完全填埋所述沟槽的厚度的第一多晶硅膜(15a、35a)；以杂质不穿透衬底表面的能量，向所述第一多晶硅膜的规定部位注入杂质；在所述第一多晶硅膜上形成第二多晶硅膜(15b、35b)，所述第二多晶硅膜(15b、35b)具有确保晶体管的工作所需膜厚的厚度；将所述第一及第二多晶硅膜加工成规定形状，并同时形成沟槽电容器用单元板电极(16、46)和晶体管的栅电极(17、47、49n、49p)。 | ||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
【主权项】：
1.一种半导体器件，在同一个衬底上具有双栅CMOS逻辑电路和沟槽电容器型存储器，所述双栅CMOS逻辑电路具有不同导电型的栅电极，其特征在于，所述沟槽电容器包括形成在元件分离用沟槽内壁的电介质膜和位于所述电介质膜上的单元板电极；所述单元板电极以及CMOS晶体管的栅电极由第一多晶硅膜和第二多晶硅膜构成，所述第一多晶硅膜具有不能完全填埋所述沟槽的膜厚，所述第二多晶硅膜具有使所述CMOS晶体管的栅电极确保所需膜厚的厚度，而且，形成在所述单元板电极的沟槽内部的第一多晶硅膜包含浓度比填埋在该单元板电极的沟槽内的第二多晶硅膜高的杂质。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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