[发明专利]延时锁定环路及具有该延时锁定环路的半导体存储器无效
| 申请号： | 200510120321.6 | 申请日： | 2005-11-08 |
| 公开（公告）号： | CN1801625A | 公开（公告）日： | 2006-07-12 |
| 发明（设计）人： | 全英珍 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;G11C11/4076;G11C7/22 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 蒲迈文;黄小临 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 在一延时锁定环路和一具有它的半导体存储器中，延时锁定环路包括一鉴相和控制信号发生器，用于检测一时钟信号与一反馈时钟信号之间的相位差，并产生一随相位差变化的多位延时控制信号；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于多位延时控制信号产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟一反相时钟信号，以响应于多位延时控制信号产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正输出时钟信号。 | ||
| 搜索关键词： | 延时 锁定 环路 具有 半导体 存储器 | ||
【主权项】：
1.一种延时锁定环路，包括：一鉴相和控制信号发生器，用于检测一时钟信号与一反馈时钟信号之间的相位差，并产生一随该相位差变化的多位延时控制信号；一第一延时器，具有预定数目的第一延时单元，通过级联连接来延迟时钟信号，以响应于多位延时控制信号产生多个输出时钟信号和反馈时钟信号；一第二延时器，具有预定数目的第二延时单元，通过级联连接来延迟反相时钟信号，以响应于多位延时控制信号产生多个反相输出时钟信号；以及一混相器，用于混合多个输出时钟信号和多个反相输出时钟信号中相应时钟信号的相位，以输出多个校正的输出时钟信号。
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