[发明专利]数字忙闲度校正器及其方法有效
| 申请号： | 200510089470.0 | 申请日： | 2005-08-15 |
| 公开（公告）号： | CN1773856A | 公开（公告）日： | 2006-05-17 |
| 发明（设计）人： | 加里·D.·卡彭特;艾伦·J.·德雷克;法迪·H.·格巴拉;钱德勒·T.·麦克道尔;黄·C·恩果 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | H03K5/14 | 分类号： | H03K5/14 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 吴丽丽 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 公开了一种校正数字信号的忙闲度的电路和方法。测量输入的数字信号的忙闲度，并且将其与期望的忙闲度进行比较。输入的数字信号的前沿被传递至输出端。所述电路和方法调节在输出端处的下降沿以便实现期望的忙闲度。所述下降沿响应于输入的数字信号的延迟版本的上升沿而出现。 | ||
| 搜索关键词： | 数字 忙闲度 校正 及其 方法 | ||
【主权项】：
1.一种忙闲度校正电路，包括：(a)第一输入电路，其中所述第一输入电路接收第一输入信号，所述第一输入信号在逻辑1状态和逻辑0状态之间交替；(b)第一输出电路，其中所述第一输出电路提供第一输出信号，所述第一输出信号在逻辑1状态和逻辑0状态之间交替；(c)测量电路，用于测量第一输入信号的忙闲度；(d)延迟电路，用于延迟第一输入信号以便产生延迟信号，其中所述延迟信号基本上在第一输入信号之后的一个延迟时段在逻辑1状态和逻辑0状态之间进行交替；以及(e)组合电路，用于产生第一输出信号，其中第一输出信号具有基本上与第一输入信号的上升沿同时出现的第一边沿，其中第一输出信号具有响应于延迟信号的上升沿而出现的第二边沿。
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