[发明专利]一种维特比译码器以及决定其中加比选单元数据位宽的方法无效
| 申请号： | 200510036378.8 | 申请日： | 2005-08-08 |
| 公开（公告）号： | CN1731687A | 公开（公告）日： | 2006-02-08 |
| 发明（设计）人： | 王一;王新安;张国新;肖高发;洪波;赵腾飞 | 申请（专利权）人： | 北京大学深圳研究生院;华为技术有限公司 |
| 主分类号： | H03M13/41 | 分类号： | H03M13/41 |
| 代理公司： | 深圳市金阳行专利商标事务所 | 代理人： | 金辉 |
| 地址： | 518055广东省深*** | 国省代码： | 广东;44 |
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| 摘要： |
本发明涉及一种维特比译码器，提出一种可以有效地确定最小加比选单元的数据位宽的方法，从而减小维特比译码器硬件实现面积以及加比选单元关键路径的延迟时间；可以有效地解决PM值溢出问题，并且能普遍适用于Viterbi的并行/串行/混合型结构，包括下述步骤：第一步，根据公式一计算网格图中的每一列的路径度量值(PM)的跨度S_PM，S_PM≤n0·(m－1)·(2width－1)；第二步，再根据公式二确定i值：2i－2≤S_PM＜2i－1，第三步，验证所述i值是否满足公式三， |
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| 搜索关键词： | 一种 译码器 以及 决定 其中 选单 数据 方法 | ||
【主权项】：
1.一种维特比译码器，包括顺序处理接收到的数据的分支度量单元BMU(21)、加比选单元ACS(22)、幸存路径存储器(24)、和回溯单元TBU(23)，以及将所述ACS(22)选出的路径度量(PM)值在后继的步骤中再送回ACS(22)单元的路径度量存储单元(25)，其特征在于，所述维特比译码器的输入是(n0，1，m)卷积码，每个输入数据的位宽用width表示，所述加比选单元ACS(22)的数据位宽i由公式一、公式二和公式三同时决定，所述公式一如下：S_PM≤n0·(m-1)·(2width-1)；所述公式二如下：2i-2≤S_PM＜2i-1所述公式三如下：![]()
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