[发明专利]非易失性半导体存储器件

摘要

本发明提供一种既能抑制电路面积的增加，又能进行正确数据判定的非易失性半导体存储器件。多个存储单元连接在相互邻接的两条副位线间。行解码器(3)选择与读出对象的存储单元连接的字线。选择线选择电路(2)及列选择电路(5)包含同时且独立地实施选择操作的第一和第二选择部。第一选择部为了选择读出对象的存储单元，选择第一主位线对和选择线。第二选择部为了选择用于基准电压的读出的布线，选择不同于第一主位线对的第二主位线对和选择不同于读出对象的存储单元的扇区的选择线。

主权项

1、一种非易失性半导体存储器件，具有沿多个行方向及列方向配置多个存储单元的矩阵状的存储单元区域，并将该存储单元区域分别分割成含有预定数量的行的多个扇区，其特征在于，包括：列选择电路，选择上述存储单元区域的列；行选择电路，选择上述存储单元区域的行；多条字线，设置于上述存储单元的每一行并与上述行选择电路连接；多条主位线，沿列方向延伸并与上述列选择电路连接；多条副位线，配置在各上述扇区内并沿列方向延伸；多个选择晶体管，与各上述副位线相对应地进行设置，在上述主位线和上述副位线之间进行电连接或电断开；及多条选择线，沿行方向延伸并与上述行选择电路连接，将用于切换各上述选择晶体管的导通/非导通状态的电压施加到各选择晶体管的控制电极；多个上述存储单元分别被连接在相互邻接的两条副位线之间；上述行选择电路选择与读出对象的存储单元连接的字线，上述列选择电路选择包含：第一选择部，为了选择上述读出对象的存储单元，选择第一主位线对和上述选择线；以及第二选择部，为了选择数据判定用的基准电压的读出所使用的布线，选择用于选择不同于上述第一主位线对的第二主位线对及与上述读出对象的存储单元所所属的扇区不同的扇区的选择线，上述第一及第二选择部同时且独立地实施选择操作。