[发明专利]一种超长度的阵列式组合逻辑除法器无效
| 申请号： | 01110397.3 | 申请日： | 2001-04-11 |
| 公开（公告）号： | CN1379323A | 公开（公告）日： | 2002-11-13 |
| 发明（设计）人： | 赵云琪;饶进平 | 申请（专利权）人： | 北京国芯安集成电路设计有限公司 |
| 主分类号： | G06F7/52 | 分类号： | G06F7/52 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100086 北京市海*** | 国省代码： | 北京;11 |
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| 摘要： | 一种以阵列式组合逻辑单元构成的任意位宽的超长度除法器。包括加减法器阵列模块、商数产生模块、余数修正模块。这种结构降低了控制逻辑的复杂度,提高了运算的速度,在实际数据运算如加/解密运算中特别有用。 | ||
| 搜索关键词： | 一种 长度 阵列 组合 逻辑 法器 | ||
【主权项】：
1.一种以阵列式组合逻辑单元构成的任意位宽的超长度除法器。其特征在于：所述的除法器包括：加减法器阵列模块(1)、商数产生模块(2)、余数修正模块(3)，其中，操作数从加减法器阵列模块(1)的输入端Dividend和Divisor输入，加减法器阵列模块(1)的输出端--每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块(2)通过商Quo数据线与加减法器阵列模块(1)相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块(1)和商数产生模块(2)分别通过最低位商Q0数据线、预估余数R数据线与余数修正模块(3)相连，输出最终余数Remainder。
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