[发明专利]一种超长度的阵列式组合逻辑除法器

说明书

本发明涉及可对任意位宽的操作数进行单周期除法运算操作的超长度的阵列式组合逻辑除法器。

目前的除法器一般采用两种方案：1)运用恢复余数法或加减交替法的原理，采用移位加减的方法实现除法运算；2)运用乘法无限逼近的原理，求得近似商，从而实现除法运算。第一种方案运算的速度慢，硬件控制逻辑复杂。第二种方案同第一种方案相比，虽然速度有很大的提高(一般需要3～4个机器周期)，但商不准确，且无法求得余数。

在实际的应用中，人们迫切希望能够使用一种运算速度快、单周期内能够完成除法运算，能精确保留余数和商的超长位宽的除法器。

本发明的主要目的在于提供一种单周期内能够完成运算、超长位宽的高速除法器电路规范。本发明的又一目的在于提供一种能够精确地保留商和余数的除法器。

为了实现以上的目的，本发明吸取了加减交替法的优点，提供了一种除法运算操作的特殊结构，所述的除法器包括：加减法器阵列模块、商数产生模块、余数修正模块。其中，操作数从加减法器阵列模块的输入端Dividend和Divisor输入，加减法器阵列模块的输出端——每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块通过商Quo数据线与加减法器阵列模块相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块和商数产生模块分别通过最低位商Q0数据线、预估余数R数据线与余数修正模块相连，输出最终余数Remainder。

下面将参照附图对本发明的优选实施方式进行详细的描述，从而本发明的优点和特点将更加具体而明显。附图中：

图1是超长度的阵列式组合逻辑除法器的总体结构框图；

图2是CAS加减法器单元的示意图；

图3是加减法器阵列模块的总体结构框图；

图4是QUOT商数产生单元的示意图；

图5是商数产生模块的结构框图；

图6是REM余数修正单元的示意图；

图7是余数修正模块的结构框图；

图8是加减法器阵列模块、商数产生模块、余数修正模块内部各模块互连示意图；

下面将通过被除数为n位、除数为m位的情况来详细描述本发明，应该理解的是，操作数的位数m、n为任意整数，n≥m，其上限仅受半导体工艺的限制。当操作数的位数不足m、n位时，在操作数前作添“0”处理。

图1是超长度的阵列式组合逻辑除法器的总体结构框图，主要包括：加减法器阵列模块(1)、商数产生模块(2)、余数修正模块(3)，其中，操作数从加减法器阵列模块(1)的输入端Dividend和Divisor输入，加减法器阵列模块(1)的输出端--每行加减法运算最高位的进/借位信号线Cy、最高位的加减法运算的结果数据线S与商数产生模块(2)相连，决定各位商的值，商数产生模块(2)通过商Quo数据线与加减法器阵列模块(1)相连，决定每行做加法或减法运算，输出商Quotient和溢出标志位Overflow，加减法器阵列模块(1)和商数产生模块(2)分别通过最低位商Q₀数据线、预估余数R数据线与余数修正模块(3)相连，输出最终余数Remainder。

图2是CAS加减法器单元的示意图。CAS加减法器单元的核心是一个全加器。其中，被加数由输入端A_i输入，加数由输入端B_j输入，输入端Q是加减法运算控制端，Q为高电平“1”时做减法运算，Q为低电平“0”时做加法运算，Cy_j-1为低位进借位输入端，Cy_j为本次运算的进借位输出端，S_j为本次运算的结果。

图3是加减法器阵列模块的总体结构框图。加减法器阵列模块是由m(即除数位宽m)列、n-m+1(即被除数的位宽n减去除数的位宽m加1)行CAS加减法器单元组成的平行四边形阵列结构，共计m×(n-m+1)个CAS加减法器单元。为便于描述，平行四边形阵列的行按由上至下的次序排列，平行四边形阵列的列按由右至左的次序排列。

平行四边形阵列的第1行的m个CAS加减法器单元加减法运算控制输入端Q接高电平“1”，表示第一次运算总是做减法。