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[发明专利]可配置的加速器框架-CN201710911185.5有效
发明人： T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2017-09-29 - 公布日： 2022-09-27 - 主分类号： G06N3/063 文献下载
摘要：本公开涉及可配置的加速器框架。实施例涉及包括串流开关和多个卷积加速器的可配置的加速器框架设备。串流开关具有多个输入端口和多个输出端口。输入端口中的每一个在运行时可配置，以经由串流链路将数据单向传递到输出端口中的任何一个或多个。多个卷积加速器中的每一个在运行时可配置，以经由多个串流开关输出端口中的至少两个来单向接收输入数据，并且多个卷积加速器中的每一个在运行时进一步可配置，以经由串流开关的输入端口单向地传送输出数据。
配置加速器框架

[发明专利]硬件加速器引擎-CN201710912345.8有效
发明人： T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2017-09-29 - 公布日： 2022-08-23 - 主分类号： G06N3/063 文献下载
摘要：本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓冲器和特征线缓冲器两者接收的数据进行乘法和累加。硬件加速器引擎还包括耦合到串流开关的输出总线端口的至少一个输入总线、耦合到串流开关的输入总线端口的至少一个输出总线、或硬连线到串流开关的相应输出总线和输入总线端口的至少一个输入总线和至少一个输出总线。
硬件加速器引擎

[发明专利]具有嵌入式向量解压缩的卷积加速-CN202110691368.7在审
发明人： T·勃伊施;G·德索利;S·P·辛格;C·卡佩塔 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2021-06-22 - 公布日： 2022-08-05 - 主分类号： G06N3/04 文献下载
摘要：本公开的各实施例涉及具有嵌入式向量解压缩的卷积加速。技术和系统被提供用于实施卷积神经网络。一个或多个卷积加速器被提供，卷积加速器各自包括特征行缓冲存储器、内核缓冲存储器和被布置成将数据相乘并且累加的多个乘法累加(MAC)电路。在第一操作模式中，卷积加速器将特征数据存储在特征行缓冲存储器中并且将内核数据存储在内核数据缓冲存储器中。在第二操作模式中，卷积加速器将内核解压缩表存储在特征行缓冲存储器中。
具有嵌入式向量解压缩卷积加速

[发明专利]深度卷积网络异构架构-CN201710911135.7有效
发明人： G·德索利;T·勃伊施;N·乔拉;S·P·辛格;E·圭德蒂;F·G·德安布罗吉;T·马约;P·S·赞姆博蒂 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2017-09-29 - 公布日： 2022-05-31 - 主分类号： G06N3/063 文献下载
摘要：本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
深度卷积网络构架

[发明专利]神经网络加速器框架中的可重新配置硬件缓冲器-CN202111152304.6在审
发明人： C·卡佩塔;T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2021-09-29 - 公布日： 2022-04-12 - 主分类号： G06N3/04 文献下载
摘要：本公开的各实施例涉及神经网络加速器框架中的可重新配置硬件缓冲器。一种卷积加速器框架(CAF)具有包括一个或多个卷积加速器的多个处理电路、可配置为存储可变数目的输入数据通道的数据的可重新配置硬件缓冲器、以及耦合到多个处理电路的流开关。可重新配置硬件缓冲器具有存储器和控制电路系统。可变数目的输入数据通道的数目与执行时期相关联。在执行时期的处理期间，流开关在多个处理电路中的处理电路与可重新配置硬件缓冲器之间对可变数目的输入数据通道的数据进行流传输。可重新配置硬件缓冲器的控制电路系统将存储器配置为存储可变数目的输入数据通道的数据，该配置包括将存储器的一部分分配给可变数目的输入数据通道中的每个输入数据通道。
神经网络加速器框架中的重新配置硬件缓冲器

[发明专利]可重新配置的互连-CN201710911519.9有效
发明人： T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2017-09-29 - 公布日： 2022-04-01 - 主分类号： G06T1/20 文献下载
摘要：本公开涉及可重新配置的互连。实施例涉及形成在集成电路中的可重新配置的串流开关。串流开关包括多个输出端口、多个输入端口和多个选择电路。输出端口均具有输出端口架构组成，并且每个输出端口被布置为单向传递输出数据和输出控制信息。输入端口均具有输入端口架构组成，并且每个输入端口被布置为单向接收第一输入数据和第一输入控制信息。选择电路中的每一个被耦合到输出端口的相关联的一个。每个选择电路还被耦合到所有输入端口，使得每个选择电路被布置为在任何给定时间将其相关联的输出端口可重新配置地耦合到不超过一个的输入端口。
重新配置互连

[发明专利]用于创建可重新配置的互连框架的工具-CN201710909275.0有效
发明人： T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2017-09-29 - 公布日： 2022-02-18 - 主分类号： G06N3/063 文献下载
摘要：实施例涉及在集成电路中创建可重新配置的互连框架的方法。该方法包括：访问针对可重新配置的互连框架的配置模板；编辑配置模板的参数；将配置模板与来自IP库的多个模块在功能上组合，以产生寄存器传输级(RTL)电路模型；生成至少一个自动测试台功能；以及生成至少一个逻辑综合脚本。编辑配置模板的参数包括：确认可重新配置的串流开关的第一数量的输出端口；以及确认可重新配置的串流开关的第二数量的输入端口。每个输出端口和每个输入端口具有相应的架构组成。输出端口架构组成由包括A个数据输出和B个控制输出的N个数据路径定义。输入端口架构组成由包括A个数据输入和B个控制输入的M个数据路径定义。
用于创建重新配置互连框架工具

[实用新型]片上系统设备、计算系统以及存储器设备-CN202022969368.2有效
发明人： N·乔拉;A·格罗弗;G·德索利;K·J·多里;T·勃伊施;P·库玛 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2020-12-11 - 公布日： 2021-10-26 - 主分类号： G06F15/78 文献下载
摘要：本公开的实施例涉及片上系统设备、计算系统以及存储器设备。提供了系统和设备使得能够对存储器内的多个存储器电路(例如多个存储器单元阵列)中的每个存储器电路的保持或激活状态进行粒度控制。多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关。一个或多个电压调节器被耦合到镇流器驱动器栅极节点和相应存储器阵列中的至少一个存储器阵列的偏置节点。在操作中，相应的存储器阵列的相应的激活存储器信号开关使得相应的存储器阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
系统设备计算以及存储器

[发明专利]用于神经网络参数实时动态解压缩的矢量量化解码硬件单元-CN202110184968.4在审
发明人： G·德索利;C·卡佩塔;T·勃伊施;S·P·辛格;S·苏尼贾 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2021-02-10 - 公布日： 2021-09-03 - 主分类号： G06N3/04 文献下载
摘要：本公开的实施例涉及用于神经网络参数实时动态解压缩的矢量量化解码硬件单元。电子设备的实施例包括集成电路、在集成电路中形成的可重构流开关以及多个卷积加速器和被耦合到可重构流开关的解压缩单元。解压缩单元在卷积神经网络操作过程期间实时解压缩编码内核数据。
用于神经网络参数实时动态解压缩矢量量化解码硬件单元

[发明专利]用于深度学习加速的池化单元-CN202110203807.5在审
发明人： S·P·辛格;T·勃伊施;G·德索利 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2021-02-23 - 公布日： 2021-08-24 - 主分类号： G06N3/04 文献下载
摘要：根据本公开的各实施例涉及用于深度学习加速的池化单元。卷积神经网络包括池化单元。池化单元在卷积神经网络的卷积层之间执行池化操作。池化单元包括提高卷积神经网络中的计算效率和面积效率的硬件块。
用于深度学习加速单元

[发明专利]流访问存储器设备、系统和方法-CN202110133869.3在审
发明人： N·乔拉;T·勃伊施;A·格罗弗;S·P·辛格;G·德索利 -专利权人：意法半导体国际有限公司;意法半导体股份有限公司
申请日： 2021-02-01 - 公布日： 2021-08-17 - 主分类号： G11C8/04 文献下载
摘要：本公开的实施例涉及流访问存储器设备、系统和方法。一种系统包括随机存取存储器，该随机存取存储器被组织成可单独寻址的字。流访问控制电路装置被耦合到随机存取存储器的字线。流访问控制电路装置通过生成控制信号以驱动字线流访问确定区域的多个可单独寻址的字来对用于访问随机存取存储器的确定区域的多个可单独寻址的字的请求做出响应。该请求指示与确定区域相关联的偏移和与流访问相关联的模式。
访问存储器设备系统方法

[发明专利]计算系统功率管理设备、系统和方法-CN202011456888.1在审
发明人： N·乔拉;A·格罗弗;G·德索利;K·J·多里;T·勃伊施;P·库玛 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2020-12-11 - 公布日： 2021-06-18 - 主分类号： G06F1/26 文献下载
摘要：本公开的实施例涉及计算系统功率管理设备、系统和方法。提供了系统和设备使得能够对存储器内的多个存储器电路(例如多个存储器单元阵列)中的每个存储器电路的保持或激活状态进行粒度控制。多个存储器阵列中的每个相应的存储器阵列被耦合到相应的镇流器驱动器和相应的存储器阵列的相应的激活存储器信号开关。一个或多个电压调节器被耦合到镇流器驱动器栅极节点和相应存储器阵列中的至少一个存储器阵列的偏置节点。在操作中，相应的存储器阵列的相应的激活存储器信号开关使得相应的存储器阵列在相应的存储器阵列的激活状态与相应的存储器阵列的保持状态之间转换。
计算系统功率管理设备方法

[发明专利]神经网络处理器中的可变时钟自适应-CN202010978759.2在审
发明人： N·乔拉;G·德索利;M·阿尤蒂亚瓦斯;T·勃伊施;S·P·辛格 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2020-09-17 - 公布日： 2021-03-19 - 主分类号： G06N3/063 文献下载
摘要：本公开的各实施例涉及神经网络处理器中的可变时钟自适应。提供了系统和设备，以经由计算驱动的闭环动态时钟控制来提高一个或多个神经网络的计算效率和/或功率效率。基于指示神经网络的处理任务的当前帧执行速率的信息和参考时钟信号来生成时钟频率控制字。时钟生成器基于时钟频率控制字来生成神经网络的时钟信号。参考频率可以用于生成时钟频率控制字，并且参考频率可以基于指示训练帧的数据的稀疏性的信息。
神经网络处理器中的可变时钟自适应

[发明专利]在容错系统中以较低的Vmin操作的经标记的存储器-CN202010937360.X在审
发明人： N·乔拉;G·德索利;A·格罗弗;T·勃伊施;S·P·辛格;M·阿尤蒂亚瓦斯 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2020-09-08 - 公布日： 2021-03-09 - 主分类号： G06F9/50 文献下载
摘要：本公开的实施例涉及在容错系统中以较低的Vmin操作的经标记的存储器。一种存储器管理电路装置，被布置为多个存储器单元。存储器单元被配置为以确定的电压操作。耦合到多个存储器单元的存储器管理电路装置将多个存储器单元中的第一集合标记为低电压单元，并且将多个存储器单元中的第二集合标记为高电压单元。基于标记，电源将低电压提供给存储器单元中的第一集合，并且将高电压提供给存储器单元中的第二集合。
容错系统 vmin 操作标记存储器

[实用新型]用于深度学习加速的集成电路-CN201920242515.0有效
发明人： S·P·辛格;T·勃伊施;G·德索利 -专利权人：意法半导体国际有限公司;意法半导体股份有限公司
申请日： 2019-02-26 - 公布日： 2020-04-28 - 主分类号： G06N3/063 文献下载
摘要：本公开涉及用于深度学习加速的集成电路。实施例包括板载存储器、应用处理器、数字信号处理器(DSP)集群、可配置的加速器框架(CAF)和至少一个通信总线架构。通信总线将应用处理器、DSP集群和CAF通信地耦合到板载存储器。CAF包括可重配置的流交换器和数据体雕刻单元，其具有耦合到可重配置的流交换器的输入和输出。数据体雕刻单元具有计数器、比较器和控制器。数据体雕刻单元被布置为接收形成三维(3D)特征图的特征图数据的流。3D特征图被形成为多个二维(2D)数据平面。数据体雕刻单元还被布置为标识3D特征图内的3D体、并且从3D特征图隔离在3D体内的数据以用于在深度学习算法中进行处理。实施例能够高效地标识和隔离三维特征图内的三维体。
用于深度学习加速集成电路

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