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[实用新型]由紧固夹子和托带构成的系统、紧固夹子及托带-CN202320108257.3有效
发明人： M·普法伊弗尔;S·豪格;H·曼格;M·朗哈默;T·维尔舒姆 -专利权人：安德烈·斯蒂尔股份两合公司
申请日： 2023-02-01 - 公布日： 2023-10-17 - 主分类号： A45F3/14 文献下载
摘要：本发明涉及一种由紧固夹子和托带构成的系统，其中，紧固夹子包括具有至少一个接纳区段的后壁，其中，托带包括基体和至少一个紧固在基体上的用于接纳紧固夹子的搭环，其中，紧固夹子包括至少部分地沿紧固夹子的纵向方向延伸的舌形件，其中，至少一个搭环沿其纵向方向从上方的端侧延伸直至下方的端侧，其中，紧固夹子具有锁止区段，并且托带具有邻近于这两个端侧中的至少一个端侧布置的保持元件，其中，紧固夹子的锁止区段和托带的保持元件形成了紧固夹子与托带之间的连接部，其中，连接部将紧固夹子锁止在托带处以防止沿至少一个搭环的纵向方向推移。此外，本发明涉及一种用于紧固在托带处的紧固夹子以及一种托带。
紧固夹子构成系统

[发明专利]用于信号处理的混合架构-CN201910412119.2有效
发明人： S·佩里;M·朗哈默;R·梅登 -专利权人：阿尔特拉公司
申请日： 2014-09-22 - 公布日： 2023-08-11 - 主分类号： H03K19/1776 文献下载
摘要：本公开的实施例涉及可编程集成电路设备和可编程逻辑系统。本公开的实施例涉及配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。
用于信号处理混合架构

[发明专利]耳机-CN202111450143.9在审
发明人： H·曼格;M·朗哈默;J·丹纳;N·康拉德 -专利权人：安德烈·斯蒂尔股份两合公司
申请日： 2021-12-01 - 公布日： 2022-06-03 - 主分类号： H04R1/10 文献下载
摘要：本发明涉及一种耳机，其包括第一听筒(2)和第二听筒(3)，其中，第一听筒(2)和第二听筒(3)经由连接元件(4)相互连接。第一听筒(2)和/或第二听筒(3)在其外侧(6,6')处具有带有至少一个按键(22,22')的定位凹穴(15,15')，其中，定位凹穴(15,15')的宽度(a)相应于听筒(2,3)的宽度(b)的至少50%。定位凹穴(15,15')的上端部(17,17')通过用于贴靠操作者的手指尖的止挡棱边(20,20')构造。
耳机

[发明专利]针对轻量级处理器核心的风险减轻-CN202011497440.4在审
发明人： M·朗哈默;G·W·贝克勒 -专利权人：英特尔公司
申请日： 2020-12-17 - 公布日： 2021-11-19 - 主分类号： G06F9/38 文献下载
摘要：提供了包括轻量级处理器核心的集成电路。每个处理器核心可以被配置为执行一系列指令。指令中的至少一个可以包括嵌入式延迟字段，该嵌入式延迟字段具有指定在进行到下一指令之前需要等待以避免数据风险的时间量的值。延迟字段的值可以是由编译器在软件编译时间期间确定的。这种延迟字段也可以与分支指令结合使用，以针对一个或多个相关联的分支延迟时隙指定多个无操作(NOP)，并且还可以用于减少数据转发成本。
针对轻量级处理器核心风险减轻

[发明专利]用于可分解的解码器的电路装置和方法-CN201610440126.X有效
发明人： M·朗哈默 -专利权人：阿尔特拉公司
申请日： 2016-06-17 - 公布日： 2020-10-27 - 主分类号： H03M13/03 文献下载
摘要：一种用于具有数据速率的输入信道解码器电路装置，其中在输入信道上的码字包括多个符号，包括提供具有数据速率的第一输出信道的选项以及具有较慢的数据速率的多个第二输出信道的选项。解码器电路装置包括校验子计算电路装置、多项式计算电路装置、以及搜索和校正电路。校验子计算电路装置包括有限域乘法器以用于将每一个符号与场的根的幂相乘。除了第一乘法器的每一个乘法器将符号与根的比相邻乘法器更高的幂相乘。第一级加法器将若干乘法器组的输出相加。第二级加法器将第一级加法器的输出相加，以被累加为第一输出信道的校验子。其他多个累加器累加第一级加法器的输出，其在缩放之后，是第二输出信道的校验子。
用于可分解解码器电路装置方法

[发明专利]用于可变前向纠错的系统和方法-CN201610455060.1有效
发明人：李鹏;M·朗哈默;J·龙 -专利权人：阿尔特拉公司
申请日： 2016-06-21 - 公布日： 2019-12-10 - 主分类号： H04L1/00 文献下载
摘要：本申请涉及用于可变前向纠错的技术。提供一种系统包括编码电路、线路质量监控电路和控制电路。编码电路使用第一前向纠错码生成表示编码数据的第一数据信号。线路质量监控电路使用监控第二数据信号的眼监控电路来生成第二数据信号的线路质量的指示。控制电路使得编码电路响应于第二数据信号的线路质量的指示的变化而使用第二前向纠错码来生成第一数据信号中的编码数据。
用于可变纠错技术

[发明专利]可编程平台上的加速器架构-CN201910218813.0在审
发明人： D·希派;M·朗哈默;J·伊斯特莱克 -专利权人：阿尔特拉公司
申请日： 2015-05-29 - 公布日： 2019-08-09 - 主分类号： G06F13/42 文献下载
摘要：可编程集成电路设备上的加速处理器结构包括处理器以及多个可配置数字信号处理器(DSP)。每个可配置DSP都包括电路块，电路块又包括多个乘法器。加速处理器结构还包括：第一总线，以将数据从处理器传输至可配置DSP；以及第二总线，以将数据从可配置DSP传输至处理器。
可配置处理器处理器结构总线电路块可编程集成电路数字信号处理器可编程平台传输乘法器加速器架构

[发明专利]可编程平台上的加速器架构-CN201580037571.5有效
发明人： D·希派;M·朗哈默;J·伊斯特莱克 -专利权人：阿尔特拉公司
申请日： 2015-05-29 - 公布日： 2019-07-26 - 主分类号： G06F13/40 文献下载
摘要：可编程集成电路设备上的加速处理器结构包括处理器以及多个可配置数字信号处理器(DSP)。每个可配置DSP都包括电路块，电路块又包括多个乘法器。加速处理器结构还包括：第一总线，以将数据从处理器传输至可配置DSP；以及第二总线，以将数据从可配置DSP传输至处理器。
可编程平台加速器架构

[发明专利]具有嵌入式双倍时钟控制部件的集成电路-CN201610387486.8有效
发明人： M·朗哈默;D·豪 -专利权人：阿尔特拉公司
申请日： 2016-06-02 - 公布日： 2019-07-19 - 主分类号： G06F1/08 文献下载
摘要：本申请公开了具有嵌入式双倍时钟控制部件的集成电路。本申请提供一种包括不同类型的嵌入式功能块诸如可编程逻辑块、存储器块和数字信号处理(DSP)块的集成电路。集成电路上的功能块的至少第一部分可以使用核心时钟信号以正常数据速率操作，而所述集成电路上的功能块的第二部分可以用是正常数据速率的两倍的2x数据速率来操作。为了支持这种类型的架构，所述集成电路可以包括时钟生成电路、数据集中电路和数据扩展电路，所述时钟生成电路能够提供具有在所述核心时钟信号的上升沿和下降沿处的时钟脉冲的两倍泵送的时钟信号，所述数据集中电路在2x功能块的输入处，并且所述数据扩展电路在2x功能块的输出处。
具有嵌入式双倍时钟控制部件集成电路

[发明专利]具有多个分区的安全RAM块-CN201610330334.4有效
发明人： M·朗哈默 -专利权人：阿尔特拉公司
申请日： 2016-05-18 - 公布日： 2019-07-05 - 主分类号： G06F12/14 文献下载
摘要：本公开涉及具有多个分区的安全RAM块，其具体公开了一种用于在FPGA的易失性存储器中存储应用数据、密钥、认证代码或其他信息的电路、方法和装置。现场可编程门阵列(FPGA)可以包括多个存储器块并且在多个独立可配置区域之间对这些块分区。因此可以限制对存储器块的访问，使得仅授权区域能够访问特定存储器分区。另外，每个分区可以存储多个消息认证代码(MAC)用于进一步控制对每个分区中的数据的访问。
具有分区安全 ram

[发明专利]用于信号处理的混合架构-CN201480063411.3有效
发明人： S·佩里;M·朗哈默;R·梅登 -专利权人：阿尔特拉公司
申请日： 2014-09-22 - 公布日： 2019-06-14 - 主分类号： H03K19/173 文献下载
摘要：配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。
用于信号处理混合架构

[发明专利]用于深度流水化脉动有限脉冲响应滤波器的资源节约电路结构-CN201610339886.1有效
发明人： M·朗哈默;S·P·芬恩 -专利权人：阿尔特拉公司
申请日： 2016-05-19 - 公布日： 2019-05-28 - 主分类号： G06F9/38 文献下载
摘要：本公开涉及用于深度流水化脉动有限脉冲响应滤波器的资源节约电路结构，具体地，接收数据输入和使能输入并基于数据输入生成输出的电路装置包括具有输入寄存器的输入级电路。输入寄存器接收使能输入。该电路装置还包括操作性地连接至输入级电路的脉动寄存器，并且脉动寄存器在不具有任何使能连接的情况下进行操作。该电路装置进一步包括连接至脉动寄存器的乘法器，其被配置为生成乘积值。该电路装置还包括输出级电路，其包括至少部分地基于乘积值计算输出和的加法器。
用于深度流水脉动有限脉冲响应滤波器资源节约电路结构

[发明专利]流水线化级联数字信号处理结构和方法-CN201610342236.2有效
发明人： M·朗哈默 -专利权人：阿尔特拉公司
申请日： 2016-05-20 - 公布日： 2019-04-23 - 主分类号： G06F9/38 文献下载
摘要：一种在浮点模式或定点模式下操作的电路装置包括接受第一数据输入和生成第一数据输出的第一电路。第一电路包括接受第一数据输入的第一算术元件、布置成与第一算术元件连接的多个流水线寄存器和输出第一数据输出的级联寄存器。电路装置还包括接受第二数据输入和生成第二数据输出的第二电路。第二电路级联到第一电路，使得第一数据输出经由级联寄存器连接到第二数据输入。当第一电路在定点模式下操作时，级联寄存器被选择性地旁路。
流水线级联数字信号处理结构方法

[发明专利]具有嵌入式浮点结构的数字信号处理模块-CN201210141691.8有效
发明人： M·朗哈默 -专利权人：阿尔特拉公司
申请日： 2012-05-09 - 公布日： 2019-04-12 - 主分类号： G06F15/76 文献下载
摘要：本发明涉及一种专用处理模块，其包括第一浮点算术操作器级、第二浮点算术操作器级以及在所述专用处理模块内的可配置互连，所述可配置互连用于将信号路由到所述第一和第二浮点算术操作器级中的每一级中并且将信号路由出所述第一和第二浮点算术操作器级中的每一级。在某些实施例中，可配置互连可以被配置为将多个模块输入路由到第一浮点算术操作器级的输入，将模块输入中的至少一个路由到第二浮点算术操作器级的输入，将第一浮点算术操作器级的输出路由到第二浮点算术操作器级的输入，将模块输入中的至少一个路由到另一个这种模块的直接连接输出，将第一浮点算术操作器级的输出路由到直接连接输出，以及将来自另一个这种模块的直接连接输入路由到第二浮点算术操作器级的输入。
算术操作浮点可配置互连专用处理模块输出路由输入路由信号路由每一级路由数字信号处理模块输出嵌入式配置

[发明专利]用于高基数乘法器电路的组合的加法器和预加法器-CN201610179348.0有效
发明人： M·朗哈默 -专利权人：阿尔特拉公司
申请日： 2016-03-25 - 公布日： 2019-01-22 - 主分类号： G06F7/505 文献下载
摘要：本发明涉及用于高基数乘法器电路的组合的加法器和预加法器。接受第一输入值和第二输入值，并且输出(a)涉及该第一输入值和第二输入值的第一和数，以及(b)涉及第一输入值和第二输入值的第二和数的电路装置包括第一加法器电路、第二加法器电路、压缩器电路以及预处理级。该第一输入值和第二输入值被输入到该第一加法器电路以提供第一和数。该第一输入值和第二输入值被输入到预处理级以提供至压缩器电路的输入，压缩器电路提供第一和第二经压缩的输出信号，其又被输入至第二加法器电路以提供第二和数。该预处理级可以包括将第一输入值可编程地置零的电路装置，从而使得第一和数能够被可编程地设定到第二输入值。
用于基数乘法器电路组合加法器

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