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[发明专利]超芯片-CN202310298481.8在审
发明人： M·T·博尔;W·戈梅斯;R·库马尔;P·塔达勇;D·因格利 -专利权人：英特尔公司
申请日： 2017-12-21 - 公布日： 2023-05-30 - 主分类号： H01L23/31 文献下载
摘要：描述了超芯片结构和制作超芯片的方法。在示例中，一种集成电路组件包括具有与背侧相对的器件侧的第一集成电路芯片。所述器件侧包括多个晶体管器件以及多个器件侧接触点。所述背侧包括多个背侧接触部。第二集成电路芯片包括具有位于其上的多个器件接触点的器件侧。所述第二集成电路芯片按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述第二集成电路芯片的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述第二集成电路芯片比所述第一集成电路芯片小。
芯片

[发明专利]过孔阻挡层-CN201480083592.6有效
发明人： R·胡拉尼;M·克雷萨克;F·格瑟特莱恩;R·A·布雷恩;M·T·博尔 -专利权人：英特尔公司
申请日： 2014-12-23 - 公布日： 2021-03-19 - 主分类号： H01L21/3205 文献下载
摘要：公开了用于使在给定互连层内的选定过孔绝缘或电隔离的技术，所以导电布线可在那些选定隔离过孔之上跳过以到达在该同一层中的其它过孔或互连。这样的过孔阻挡层可按需要选择性地实现在给定互连内的任何数量的位置中。还提供用于形成过孔阻挡层的技术，包括第一方法，其使用牺牲钝化层来便于绝缘体材料的选择性沉积，该绝缘体材料形成过孔阻挡层；第二方法，其使用湿凹进聚合物制剂的旋涂来便于绝缘体材料的选择性沉积，该绝缘体材料形成过孔阻挡层；以及第三方法，其使用纳米粒子制剂的旋涂来便于绝缘体材料的选择性沉积，该绝缘体材料形成过孔阻挡层。避免了一般与共形沉积工艺相关联的有害的蚀刻工艺。
阻挡

[发明专利]具有带有外延块的源极或漏极结构的环绕栅集成电路结构-CN202010106455.7在审
发明人： C·邦伯格;A·默西;M·T·博尔;T·加尼;B·古哈 -专利权人：英特尔公司
申请日： 2020-02-21 - 公布日： 2020-09-29 - 主分类号： H01L29/08 文献下载
摘要：本公开描述了具有带有外延块的源极或漏极结构的环绕栅集成电路结构，以及制造具有带有外延块的源极或漏极结构的环绕栅集成电路结构的方法。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一对外延源极或漏极结构包括与水平纳米线的第一垂直布置对准的垂直分立部分。第二对外延源极或漏极结构包括与水平纳米线的第二垂直布置对准的垂直分立部分。导电接触结构在横向上处于第一对外延源极或漏极结构中的一个与第二对外延源极或漏极结构中的一个之间，并且与第一对外延源极或漏极结构中的一个和第二对外延源极或漏极结构中的一个接触。
具有带有外延结构环绕集成电路

[发明专利]用于SRAM和寄存器文件位单元的均匀布局-CN201780091106.9在审
发明人： Z·郭;C·L·翁;E·A·卡尔;M·T·博尔 -专利权人：英特尔公司
申请日： 2017-06-22 - 公布日： 2020-01-17 - 主分类号： H01L27/11 文献下载
摘要：本公开描述了用于SRAM和寄存器文件位单元的均匀布局。在示例中，一种集成电路结构包括衬底上的六晶体管(6T)静态随机存取存储器(SRAM)位单元。该6T SRAM位单元包括沿衬底的第一方向平行的第一有源区和第二有源区。第一栅极线、第二栅极线、第三栅极线和第四栅极线在第一有源区和第二有源区上方，第一栅极线、第二栅极线、第三栅极线和第四栅极线沿衬底的第二方向平行，第二方向垂直于第一方向。
栅极线源区衬底方向平行位单元静态随机存取存储器集成电路结构寄存器文件方向垂直均匀布局晶体管

[发明专利]功能冗余半导体管芯和封装-CN201811433598.8在审
发明人： W·戈梅斯;M·T·博尔;U·谢瑞尔;L·M·内博格;N·纳西夫;W·D·麦卡洛 -专利权人：英特尔公司
申请日： 2018-11-28 - 公布日： 2019-07-16 - 主分类号： H01L23/31 文献下载
摘要：本公开提供了在半导体管芯和封装中提供冗余功能的系统和方法。三维电网状网络将均包括用于提供第一功能的电路的较小半导体管芯导电耦合至包括向所述半导体管芯电路提供冗余的第一功能的电路的较大基础管芯。所述半导体管芯电路和所述基础管芯电路选择性地导电耦合至公共导电结构，以使得所述半导体管芯电路或者所述基础管芯电路能够在所述导电结构处提供所述第一功能。驱动器电路可以自主地或者人工地、可逆地或者不可逆地使所述半导体管芯电路和所述基础管芯电路耦合至所述导电结构。所述冗余的第一功能电路提高了所述半导体管芯和封装的操作灵活性和可靠性。
半导体管芯电路基础管封装导电结构导电耦合冗余公共导电结构驱动器电路电路提供电路选择电路耦合功能电路功能冗余冗余功能网状网络不可逆可逆三维

[发明专利]超芯片-CN201780073754.1在审
发明人： M·T·博尔;W·戈梅斯;R·库马尔;P·塔达勇;D·因格利 -专利权人：英特尔公司
申请日： 2017-12-21 - 公布日： 2019-07-16 - 主分类号： H01L25/07 文献下载
摘要：描述了超芯片结构和制作超芯片的方法。在示例中，一种集成电路组件包括具有与背侧相对的器件侧的第一集成电路芯片。所述器件侧包括多个晶体管器件以及多个器件侧接触点。所述背侧包括多个背侧接触部。第二集成电路芯片包括具有位于其上的多个器件接触点的器件侧。所述第二集成电路芯片按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述第二集成电路芯片的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述第二集成电路芯片比所述第一集成电路芯片小。
集成电路芯片接触点多个器件芯片集成电路组件背侧接触部晶体管器件芯片结构耦合侧接触配置制作

[发明专利]具有锯齿状金属迹线布局的集成电路器件-CN201680090654.5在审
发明人： P·莫罗;M·J·科布林斯基;M·T·博尔;T·加尼;R·米恩德鲁;R·库马尔 -专利权人：英特尔公司
申请日： 2016-12-07 - 公布日： 2019-06-28 - 主分类号： H01L27/02 文献下载
摘要：集成电路(IC)单元架构包括锯齿状互连迹线布局。可以采用锯齿状迹线布局，其中IC单元包括晶体管，晶体管具有通过背侧(3D)路由方案互联的源极/漏极端子，该方案减小了给定晶体管占有面积的前侧路由密度。在锯齿状布局中，相邻互连迹线或轨道可以具有根据单元的锯齿状相位交错的端部。锯齿状轨道可以与一个单元边界相交，相邻轨道与相对单元边界相交。轨道端部可以偏移至少下方正交互连迹线的宽度。锯齿状轨道可以偏移下方正交互连迹线的宽度与相邻正交互连迹线之间一半间距之和。
迹线锯齿状晶体管锯齿状轨道单元边界互连迹线偏移路由相交集成电路器件锯齿状金属单元架构轨道端部漏极端子相邻轨道正交互连减小源极集成电路交错互联轨道

[发明专利]自对准接触部-CN201510084707.X有效
发明人： M·T·博尔;T·加尼;N·M·拉哈尔-乌拉比;S·乔希;J·M·施泰格瓦尔德;J·W·克劳斯;J·黄;R·马茨凯维奇 -专利权人：英特尔公司
申请日： 2010-12-07 - 公布日： 2018-05-22 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及自对准接触部。一种晶体管，包括衬底、在所述衬底上的间隔体对、在所述衬底上且在所述间隔体对之间的栅极电介质层、在所述栅极电介质层上且在所述间隔体对之间的栅电极层、在所述栅电极层上且在所述间隔体对之间的绝缘帽层以及邻近所述间隔体对的扩散区对。所述绝缘帽层形成蚀刻停止结构，所述蚀刻停止结构与所述栅极自对准，并且防止接触部蚀刻使所述栅电极暴露，由此防止所述栅极与所述接触部之间的短路。所述绝缘帽层能够使接触部自对准，这使得较宽接触部的初始构图对构图限制而言更加鲁棒。
对准接触

[发明专利]具有窗口插入器的3D集成电路封装-CN201180075817.X有效
发明人： D·马利克;R·S·维斯瓦纳斯;S·斯里尼瓦桑;M·T·博尔;A·W·耶欧;S·阿格拉哈拉姆 -专利权人：英特尔公司
申请日： 2011-12-22 - 公布日： 2017-06-27 - 主分类号： H01L23/12 文献下载
摘要：描述了具有窗口插入器的3D集成电路封装和用于形成这种半导体封装的方法。例如，半导体封装包括衬底。顶部半导体管芯设置在衬底上。具有窗口的插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在插入器的窗口中并且互连至顶部半导体管芯。在另一示例中，半导体封装包括衬底。顶部半导体管芯设置在衬底上。插入器设置在衬底和顶部半导体管芯之间并且互连至衬底和顶部半导体管芯。底部半导体管芯设置在与插入器相同的平面中并且互连至顶部半导体管芯。
具有窗口插入集成电路封装

[发明专利]包括与穿硅过孔组合的细间距单镶嵌后侧金属再分布线的3D互连结构-CN201180074419.6有效
发明人： K·J·李;M·T·博尔;A·W·杨;C·M·佩尔托;H·科塔里;S·V·萨蒂拉朱;H-S·马 -专利权人：英特尔公司
申请日： 2011-10-28 - 公布日： 2014-06-25 - 主分类号： H01L23/48 文献下载
摘要：描述了3D互连结构及制造方法，其中金属再分布层(RDL)与穿硅过孔(TSV)集成并使用单镶嵌型过程流程。氮化硅或碳化硅钝化层可设置在变薄的器件晶片后表面和RDL之间以在过程流程期间提供密封阻挡层和抛光停止层。
包括组合间距镶嵌金属再分布线互连结构

[发明专利]包括结合使用双镶嵌型方案制造的微细间距背侧金属再分布线的穿硅过孔的3D互连结构-CN201180074420.9有效
发明人： K·J·李;M·T·博尔;A·W·杨;C·M·佩尔托;H·科塔里;S·V·萨蒂拉朱;H-S·马 -专利权人：英特尔公司
申请日： 2011-10-28 - 公布日： 2014-06-25 - 主分类号： H01L23/48 文献下载
摘要：本发明说明了一种3D互连结构和制造方法，其中，使用双镶嵌型工艺流程形成穿硅过孔(TSV)和金属再分布层(RDL)。可以在减薄的器件晶片背侧和RDL之间提供氮化硅或碳化硅钝化层，以在工艺流程过程中提供密封屏障和蚀刻停止层。
包括结合使用镶嵌方案制造微细间距金属再分布线互连结构

[发明专利]自对准接触部-CN201080054553.5有效
发明人： M·T·博尔;T·加尼;N·M·拉哈尔-乌拉比;S·乔希;J·M·施泰格瓦尔德;J·W·克劳斯;J·黄;R·马茨凯维奇 -专利权人：英特尔公司
申请日： 2010-12-07 - 公布日： 2012-08-15 - 主分类号： H01L29/78 文献下载
摘要：一种晶体管，包括衬底、在所述衬底上的间隔体对、在所述衬底上且在所述间隔体对之间的栅极电介质层、在所述栅极电介质层上且在所述间隔体对之间的栅电极层、在所述栅电极层上且在所述间隔体对之间的绝缘帽层以及邻近所述间隔体对的扩散区对。所述绝缘帽层形成蚀刻停止结构，所述蚀刻停止结构与所述栅极自对准，并且防止接触部蚀刻使所述栅电极暴露，由此防止所述栅极与所述接触部之间的短路。所述绝缘帽层能够使接触部自对准，这使得较宽接触部的初始构图对构图限制而言更加鲁棒。
对准接触

[发明专利]高k/金属栅极晶体管的接触部中的硅化物层-CN200680043643.8无效
发明人： M·T·博尔 -专利权人：英特尔公司
申请日： 2006-12-06 - 公布日： 2010-07-28 - 主分类号： H01L21/285 文献下载
摘要：一种用于在高k/金属栅极晶体管中形成金属硅化物层的方法，包括：在衬底上形成具有牺牲栅极的晶体管；在所述衬底上沉积第一ILD层；去除所述牺牲栅极以形成栅极沟槽；在所述栅极沟槽内沉积高k电介质层；对所述高k电介质层进行退火；在所述栅极沟槽内沉积第一金属层；在所述第一ILD层和所述晶体管上沉积第二ILD层；蚀刻所述第一和第二ILD层以形成向下延伸到所述晶体管的源极区和漏极区的第一接触沟槽和第二接触沟槽；在所述接触沟槽内沉积第二金属层；对第二金属层进行退火以形成金属硅化物层；以及在所述第一和第二接触沟槽内沉积第三金属层以填充所述接触沟槽。
金属栅极晶体管接触中的硅化物层

[发明专利]具有无尖端外延源极/漏极区的半导体器件-CN200880016059.2有效
发明人： M·T·博尔 -专利权人：英特尔公司
申请日： 2008-05-05 - 公布日： 2010-03-24 - 主分类号： H01L21/336 文献下载
摘要：描述了一种具有无尖端外延源极/漏极区的半导体器件及其形成方法。在实施例中，半导体器件包括衬底上的栅极叠置体。栅极叠置体由栅极电介质层上的栅电极构成，位于衬底中沟道区上方。半导体器件还包括衬底中位于沟道区任一侧的一对源极/漏极区。所述一对源极/漏极区与栅极电介质层直接接触，所述一对源极/漏极区的晶格常数与沟道区的晶格常数不同。在一个实施例中，利用电介质栅极叠置体占位体形成半导体器件。
有无尖端外延漏极区半导体器件

[发明专利]用于电源布线和接地布线的由交错凸起冶金法制成的条-CN02807624.9有效
发明人： M·T·博尔 -专利权人：英特尔公司
申请日： 2002-03-22 - 公布日： 2005-02-09 - 主分类号： H01L23/528 文献下载
摘要：一种装置，其包括具有表面的管芯，所述管芯包括：导电凸起的阵列；以及多个处于导电凸起阵列内的导电条。
用于电源布线接地交错凸起冶金法制

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