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[发明专利]多阈值电压器件以及相关联的技术和结构-CN201811104694.8有效
发明人： J·M·施泰格瓦尔德;T·加尼;J·胡;I·R·C·波斯特 -专利权人：索尼公司
申请日： 2014-12-02 - 公布日： 2021-12-31 - 主分类号： H01L29/78 文献下载
摘要：本公开内容的实施例描述了多阈值电压器件以及相关联的技术和结构。在一个实施例中，一种装置包括：半导体衬底、被设置在半导体衬底上的沟道体、具有第一厚度并且与沟道体耦合的第一栅极电极以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。可以描述和/或请求保护其它实施例。
阈值电压器件以及相关技术结构

[发明专利]多阈值电压器件以及相关联的技术和结构-CN202010671465.5在审
发明人： J·M·施泰格瓦尔德;T·加尼;J·胡;I·R·C·波斯特 -专利权人：英特尔公司
申请日： 2014-12-02 - 公布日： 2020-10-16 - 主分类号： H01L29/423 文献下载
摘要：本公开内容的实施例描述了多阈值电压器件以及相关联的技术和结构。在一个实施例中，一种装置包括：半导体衬底、被设置在半导体衬底上的沟道体、具有第一厚度并且与沟道体耦合的第一栅极电极以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。可以描述和/或请求保护其它实施例。
阈值电压器件以及相关技术结构

[发明专利]多阈值电压器件以及相关联的技术和结构-CN201480062528.X有效
发明人： J·M·施泰格瓦尔德;T·加尼;J·胡;I·R·C·波斯特 -专利权人：英特尔公司
申请日： 2014-12-02 - 公布日： 2020-08-11 - 主分类号： H01L29/78 文献下载
摘要：本公开内容的实施例描述了多阈值电压器件以及相关联的技术和结构。在一个实施例中，一种装置包括：半导体衬底、被设置在半导体衬底上的沟道体、具有第一厚度并且与沟道体耦合的第一栅极电极以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。可以描述和/或请求保护其它实施例。
阈值电压器件以及相关技术结构

[发明专利]用于用多个金属层填充高纵横比的窄结构的技术以及相关联的配置-CN201480080911.8有效
发明人： J·M·施泰格瓦尔德;N·林德特 -专利权人：英特尔公司
申请日： 2014-08-29 - 公布日： 2020-02-14 - 主分类号： H01L23/48 文献下载
摘要：本公开内容的实施例描述了一种用于用多个金属层来填充高纵横比的窄结构的技术以及相关联的配置。在一个实施例中，一种装置包括：包括半导体材料的晶体管结构；具有被限定在晶体管结构上方的凹陷部的电介质材料，凹陷部在第一方向上具有高度；被设置在凹陷部中并与晶体管结构耦合电极端子，其中，电极端子的第一部分包括与晶体管结构直接接触的第一金属，并且电极端子的第二部分包括设置在第一部分上的第二金属，并且其中，第一部分与第二部分之间的界面是平面的并且在第二方向上延伸跨过凹陷部，第二方向实质上垂直于第一方向。可以描述和/或请求保护其它实施例。
用于用多个金属填充纵横结构技术以及相关配置

[发明专利]包括嵌入式磁性隧道结的逻辑芯片-CN201810132259.X在审
发明人： K·J·李;T·加尼;J·M·施泰格瓦尔德;J·H·埃普尔;王奕 -专利权人：英特尔公司
申请日： 2013-03-15 - 公布日： 2018-07-24 - 主分类号： G11C11/16 文献下载
摘要：实施例将诸如自旋转移矩磁阻随机存取存储器(STT‑MRAM)等的存储器集成在逻辑芯片内。STT‑MRAM包括：磁性隧道结(MTJ)，其具有上MTJ层、下MTJ层、以及直接接触所述上MTJ层和所述下MTJ层的隧道势垒；其中，所述上MTJ层包括上MTJ层侧壁，并且所述下MTJ层包括与所述上MTJ层水平偏移开的下MTJ侧壁。另一个实施例包括：存储器区域，其包括MTJ；以及逻辑区域，其位于衬底上；其中，水平面与所述MTJ相交，第一层间电介质(ILD)材料与所述MTJ相邻，并且第二ILD材料包括在所述逻辑区域中，所述第一和第二ILD材料彼此不等同。本文中还描述了其它实施例。
磁性隧道结逻辑区域逻辑芯片侧壁磁阻随机存取存储器电介质存储器集成存储器区域自旋转移矩水平偏移隧道势垒第一层嵌入式衬底相交

[发明专利]包括嵌入式磁性隧道结的逻辑芯片-CN201380073063.3有效
发明人： K·J·李;T·加尼;J·M·施泰格瓦尔德;J·H·埃普尔;王奕 -专利权人：英特尔公司
申请日： 2013-03-15 - 公布日： 2018-05-29 - 主分类号： G11C11/16 文献下载
摘要：实施例将诸如自旋转移矩磁阻随机存取存储器(STT‑MRAM)等的存储器集成在逻辑芯片内。STT‑MRAM包括：磁性隧道结(MTJ)，其具有上MTJ层、下MTJ层、以及直接接触所述上MTJ层和所述下MTJ层的隧道势垒；其中，所述上MTJ层包括上MTJ层侧壁，并且所述下MTJ层包括与所述上MTJ层水平偏移开的下MTJ侧壁。另一个实施例包括：存储器区域，其包括MTJ；以及逻辑区域，其位于衬底上；其中，水平面与所述MTJ相交，第一层间电介质(ILD)材料与所述MTJ相邻，并且第二ILD材料包括在所述逻辑区域中，所述第一和第二ILD材料彼此不等同。在实施例中，所述第一和第二ILD彼此直接接触。本文中还描述了其它实施例。
磁性隧道结逻辑区域逻辑芯片侧壁磁阻随机存取存储器电介质存储器集成存储器区域自旋转移矩水平偏移隧道势垒第一层嵌入式衬底相交

[发明专利]自对准接触部-CN201510084707.X有效
发明人： M·T·博尔;T·加尼;N·M·拉哈尔-乌拉比;S·乔希;J·M·施泰格瓦尔德;J·W·克劳斯;J·黄;R·马茨凯维奇 -专利权人：英特尔公司
申请日： 2010-12-07 - 公布日： 2018-05-22 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及自对准接触部。一种晶体管，包括衬底、在所述衬底上的间隔体对、在所述衬底上且在所述间隔体对之间的栅极电介质层、在所述栅极电介质层上且在所述间隔体对之间的栅电极层、在所述栅电极层上且在所述间隔体对之间的绝缘帽层以及邻近所述间隔体对的扩散区对。所述绝缘帽层形成蚀刻停止结构，所述蚀刻停止结构与所述栅极自对准，并且防止接触部蚀刻使所述栅电极暴露，由此防止所述栅极与所述接触部之间的短路。所述绝缘帽层能够使接触部自对准，这使得较宽接触部的初始构图对构图限制而言更加鲁棒。
对准接触

[发明专利]包括嵌入式磁性隧道结的逻辑芯片-CN201380073040.2有效
发明人： K·J·李;T·加尼;J·M·施泰格瓦尔德;J·H·埃普尔;王奕 -专利权人：英特尔公司
申请日： 2013-03-15 - 公布日： 2018-03-23 - 主分类号： G11C11/16 文献下载
摘要：实施例将诸如自旋转移矩磁阻随机存取存储器(STT‑MRAM)等的存储器集成在逻辑芯片内。STT‑MRAM包括磁性隧道结(MTJ)，其具有上MTJ层、下MTJ层、以及直接接触所述上MTJ层和所述下MTJ层的隧道势垒；其中，所述上MTJ层包括上MTJ层侧壁，并且所述下MTJ层包括与所述上MTJ层水平偏移开的下MTJ侧壁。另一个实施例包括存储器区域，其包括MTJ；以及逻辑区域，其位于衬底上；其中，水平面与所述MTJ相交，第一层间电介质(ILD)材料与所述MTJ相邻，并且第二ILD材料包括在所述逻辑区域中，所述第一和第二ILD材料彼此不等同。本文中还描述了其它实施例。
包括嵌入式磁性隧道逻辑芯片

[发明专利]用于电容器集成的TaAlC的原子层沉积(ALD)-CN201180075615.5在审
发明人： N·林德特;R·A·布雷恩;J·M·施泰格瓦尔德;T·E·格拉斯曼;A·巴兰 -专利权人：英特尔公司
申请日： 2011-12-21 - 公布日： 2014-10-22 - 主分类号： H01L27/108 文献下载
摘要：总体上描述了一种用于电容器集成的TaAlC的原子层沉积(ALD)。例如，半导体结构包括布置在衬底之中或之上的多个半导体器件。一个或多个电介质层布置在多个半导体器件之上。金属-绝缘体-金属(MIM)电容器布置在电介质层的至少一个中，MIM电容器包括具有TaAlC共形层的电极，且MIM电容器电耦合至半导体器件中一个或多个。同时公开并且要求保护了其他实施例。
用于电容器集成 taalc 原子沉积 ald

[发明专利]凹进式底电极电容器及其组装方法-CN201180074793.6有效
发明人： R·A·布雷恩;J·M·施泰格瓦尔德 -专利权人：英特尔公司
申请日： 2011-11-10 - 公布日： 2014-09-17 - 主分类号： H01L21/8242 文献下载
摘要：一种位线上电容器结构包括具有开口容器式形状因数的底电极。该底电极形状因数包括底板、直线侧壁以及定义最顶端特征的边框。电容器电介质膜接触并覆盖底板、侧壁以及边框。顶电极具有补偿凹进底电极形状因数的凸出形状因数。形成位线上电容器结构的工艺包括：旋涂诸如氧化物的可回流牺牲材料以覆盖半导体器件的逻辑和存储部分，然后进行回抛光工艺并且凹进蚀刻底电极。
凹进电极电容器及其组装方法

[发明专利]金属互连当中DRAM电容器的形成-CN201180074584.1在审
发明人： N·林德特;J·M·施泰格瓦尔德;K·J·辛格 -专利权人：英特尔公司
申请日： 2011-10-07 - 公布日： 2014-09-03 - 主分类号： H01L27/108 文献下载
摘要：本发明公开了用于在金属互连当中集成电容器用于嵌入式DRAM应用的技术。在一些实施例中，该技术使用湿法蚀刻来完全移除在电容器形成之前暴露的互连金属(例如，铜)。这一互连金属移除阻止该金属污染电容器的高k电介质。另一益处是电容器的增加的高度(表面积)，这允许增加的电荷存储。在一个示例实施例中，提供一种集成电路设备，其包括具有DRAM位单元电路的至少一部分的衬底、位于所述衬底上并且包括一个或多个包含金属的互连特征的互连层、以及至少部分地位于所述互连层中并且占据包含金属的互连特征从其中被移除的空间的电容器。所述集成电路设备可以例如是处理器或通信设备。
金属互连当中 dram 电容器形成

[发明专利]自对准接触部-CN201080054553.5有效
发明人： M·T·博尔;T·加尼;N·M·拉哈尔-乌拉比;S·乔希;J·M·施泰格瓦尔德;J·W·克劳斯;J·黄;R·马茨凯维奇 -专利权人：英特尔公司
申请日： 2010-12-07 - 公布日： 2012-08-15 - 主分类号： H01L29/78 文献下载
摘要：一种晶体管，包括衬底、在所述衬底上的间隔体对、在所述衬底上且在所述间隔体对之间的栅极电介质层、在所述栅极电介质层上且在所述间隔体对之间的栅电极层、在所述栅电极层上且在所述间隔体对之间的绝缘帽层以及邻近所述间隔体对的扩散区对。所述绝缘帽层形成蚀刻停止结构，所述蚀刻停止结构与所述栅极自对准，并且防止接触部蚀刻使所述栅电极暴露，由此防止所述栅极与所述接触部之间的短路。所述绝缘帽层能够使接触部自对准，这使得较宽接触部的初始构图对构图限制而言更加鲁棒。
对准接触

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