|
|
钻瓜专利网为您找到相关结果 12个，建议您 升级VIP下载更多相关专利
- [发明专利]读出电路结构-CN202110751226.5在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/12
- 本申请实施例提供了一种读出电路结构，包括：结构层、第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构、第一均衡结构和第二均衡结构；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第一均衡结构直接连接第一位线或第一互补位线，用于为第一位线、第一互补位线和第一感测放大结构预充电；第二均衡结构直接连接第二位线或第二互补位线，用于为第二位线、第二互补位线和第二感测放大结构预充电，既解决了预充电速度慢的问题，又减小读出电路结构的版图面积。
- 读出电路结构
- [发明专利]读出电路结构-CN202110751227.X在审
-
池性洙;张凤琴;金书延
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/12
- 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：第一感测放大电路，通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，用于感测存储阵列的存储单元的电压并输出对应于电压的逻辑1或0；第一均衡管，源极或漏极的其中一者连接第一位线；第二均衡管，源极或漏极的其中一者连接第一互补位线；第一均衡管和第二均衡管分别设置在第一感测放大电路相对两侧，用于根据均衡信号，预充第一位线的电压和第一互补位线的电压至预设电压，以解决存储器预充电速度慢的问题。
- 读出电路结构
- [发明专利]读出电路结构-CN202110751234.X在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/12
- 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：第一均衡管组，包括第一均衡管、第三均衡管、第五均衡管和第七均衡管；第一均衡管的源极、第三均衡管的源极、第五均衡管的源极和第七均衡管的源极相连接，第一均衡管的漏极直接连接至第一位线，第三均衡管的漏极直接连接至第二位线，第五均衡管的漏极直接连接至第三位线，第七均衡管的漏极直接连接至第四位线；第一均衡管的栅极和第五均衡管的栅极相连接，用于接收第一均衡信号；第三均衡管的栅极和第七均衡管的栅极相连接，用于接收第二均衡信号，以在解决存储器预充电速度慢的问题的基础上，实现基于不同控制信号控制预充电，还用于缩小读出电路结构的版图面积。
- 读出电路结构
- [发明专利]读出电路结构-CN202110751252.8在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/12
- 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：结构层、在结构层顶部堆叠设置的第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构和均衡结构；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；均衡结构直接连接第一互补位线和第二位线；其中，均衡结构设置在第一感测放大器结构和第二感测放大器结构之间，且与第一互补位线和第二位线在第一互连层中直接连接，既解决了预充电速度慢的问题，又减小读出电路结构的版图面积。
- 读出电路结构
- [发明专利]读出电路结构-CN202110751254.7在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/10
- 本申请实施例提供一种读出电路结构，包括：第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管连接第一位线，第二均衡管连接第一互补位线，第三均衡管连接第二位线，第四均衡管连接第二互补位线；第一均衡管和第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，第二均衡管和第四均衡管设置在第二感测放大电路远离第一感测放大电路的一侧。
- 读出电路结构
- [发明专利]控制电路、读写方法以及存储器-CN202110750195.1在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/12
- 本发明实施例提供一种控制电路、读写方法以及存储器，控制电路包括：预充电模块，直接电连接位线和/或互补位线，响应于预充电信号，对位线和/或互补位线进行预充电，以使位线的电压和/或互补位线的电压达到预充电电压；放大模块，放大模块具有第一节点和第二节点，且响应于控制信号，使第一节点与互补位线之间电连接以对互补位线的信号进行放大，且使第二节点与位线之间电连接以对位线的信号进行放大；均衡模块，连接在第一节点与位线之间，且连接在第二节点与互补位线之间，响应于均衡信号，使第一节点与位线之间电连接，且使第二节点与互补位线电连接。本发明实施例有利于提升预充电速度。
- 控制电路读写方法以及存储器
- [发明专利]读出电路结构-CN202110750204.7在审
-
池性洙;张凤琴;金书延
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/06
- 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，其中，第一数据读出模块，包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第一输入/输出管连接第一输入/输出线和第一位线，第三输入/输出管连接第三输入/输出线和第二位线，第五输入/输出管连接第五输入/输出线和第三位线，第七输入/输出管连接第七输入/输出线和第四位线；第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管用于接收列选择信号，并基于列选择信号导通；第一均衡管连接第一位线；第三均衡管连接第二位线；第五均衡管连接第三位线；第七均衡管连接第四位线，以解决存储器预充电速度慢的问题。
- 读出电路结构
- [发明专利]读出电路结构-CN202110750205.1在审
-
池性洙;金书延;张凤琴
-
长鑫存储技术有限公司
-
2021-07-02
-
2023-01-03
-
G11C7/06
- 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧，以解决存储器预充电速度慢的问题。
- 读出电路结构
|
