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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体装置及其制造方法-CN202310081524.7在审
发明人：黄玉莲;苏怡年;陈煌明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-02-03 - 公布日： 2023-06-13 - 主分类号： H01L21/336 文献下载
摘要：一种半导体装置及其制造方法，制造半导体装置的方法包括：在半导体鳍片上形成源极/漏极区。源极/漏极区与假性栅极相邻。此方法进一步包括：在源极/漏极区及假性栅极上方形成第一介电层。第一介电层具有3.5或更小的介电常数。第一介电层可包括具有Si‑CH3键的氮化硼或二氧化硅。
半导体装置及其制造方法

[发明专利]制造半导体结构的方法-CN202210102029.5在审
发明人： 苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-27 - 公布日： 2022-12-13 - 主分类号： H01L21/033 文献下载
摘要：本揭露的实施例涉及使用介电层及金属遮罩层形成沟槽及导电柱特征的方法。具体地，本揭露的实施例提供了一硬遮罩堆叠，该硬遮罩堆叠包括第一介电遮罩层、第二介电遮罩层及金属遮罩层，其中第一介电遮罩层与第二介电遮罩层具有高蚀刻选择性。
制造半导体结构方法

[发明专利]半导体结构-CN202210713151.6在审
发明人： 苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-22 - 公布日： 2022-11-22 - 主分类号： H01L21/768 文献下载
摘要：本公开提出一种半导体结构。包括在制作工艺时形成凹陷于金属层中，以改善制成并降低导电通孔的接点电阻。半导体结构包括介电层、金属层、蚀刻停止层、与导电通孔。介电层的上表面延伸高于金属层的上表面，且导电通孔的下表面延伸低于介电层的上表面。
半导体结构

[发明专利]形成半导体器件的方法-CN201910913332.1有效
发明人： 苏怡年;孙书辉;谢志宏;刘如淦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-09-25 - 公布日： 2022-08-12 - 主分类号： H01L21/033 文献下载
摘要：本公开涉及形成半导体器件的方法。一种方法，包括：在第一电介质层上方沉积第二电介质层；在第二电介质层上方沉积第三电介质层；在第三电介质层中图案化多个第一开口；穿过第一开口蚀刻第二电介质层以在第二电介质层中形成第二开口；执行从第一方向针对第二电介质层的等离子体蚀刻工艺，该等离子体蚀刻工艺在第一方向上延伸第二开口；以及穿过第二开口蚀刻第一电介质层以在第一电介质层中形成第三开口。
形成半导体器件方法

[发明专利]半导体结构及其形成方法-CN202210183546.X在审
发明人： 苏怡年;陈育裕;黄冠维;陈立民 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-28 - 公布日： 2022-07-29 - 主分类号： H01L21/768 文献下载
摘要：方法包括蚀刻介电层以形成开口。使介电层下面的第一导电部件暴露于开口。沉积牺牲间隔件层以延伸至开口中。对牺牲间隔件层进行图案化。去除牺牲间隔件层的位于开口的底部处的底部部分以露出第一导电部件，并且留下牺牲间隔件层的位于开口内和介电层的侧壁上的垂直部分以形成环。在开口中形成第二导电部件。第二导电部件被环环绕，并位于第一导电部件上方并电耦接至第一导电部件。去除环的至少一部分以形成空气间隔件。本申请的实施例还涉及半导体结构及其形成方法。
半导体结构及其形成方法

[发明专利]半导体装置的图案化方法-CN201910243370.0有效
发明人： 苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-03-28 - 公布日： 2022-02-18 - 主分类号： H01L21/033 文献下载
摘要：披露一种半导体装置的图案化方法，在一些实施例中，包括图案化氧化锡层以定义多个心轴(mandrels)在一目标层上；沉积间隔层在多个心轴的上方及沿着多个心轴的侧壁；以及图案化间隔层以在多个心轴的侧壁上提供多个间隔物。本方法还包括在图案化间隔层之后，去除多个心轴。本方法还包括在去除多个心轴之后，使用多个间隔物图案化目标层。
半导体装置图案方法

[发明专利]具有气隙的中段制程互连结构及其制造方法-CN202110387424.8在审
发明人： 苏怡年;谢志宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-04-09 - 公布日： 2022-01-18 - 主分类号： H01L23/532 文献下载
摘要：本公开涉及具有气隙的中段制程互连结构及其制造方法。本文公开了实现减小的电容和/或电阻的中段制程(MOL)互连以及用于形成该MOL互连的相应技术。示例性MOL互连结构包括布置在第一绝缘体层中的器件级接触件和布置在第一绝缘体层之上的第二绝缘体层中的钌结构。器件级接触件与集成电路特征物理接触，并且钌结构与器件级接触件物理接触。气隙将钌结构的侧壁与第二绝缘体层隔开。钌结构的顶表面低于第二绝缘体层的顶表面。布置在第三绝缘体层中的通孔延伸得低于第二绝缘体层的顶表面以与钌结构物理接触。虚设接触间隔件层的剩余部分可以将第一绝缘体层和第二绝缘体层隔开。
有气中段互连结构及其制造方法

[发明专利]包括含硅层的图案化材料和用于半导体器件制造的方法-CN202110598282.X在审
发明人：童思频;陈浚凯;李资良;苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-31 - 公布日： 2022-01-18 - 主分类号： H01L21/768 文献下载
摘要：本公开总体涉及包括含硅层的图案化材料和用于半导体器件制造的方法。在一个示例性方面，本公开涉及一种用于光刻图案化的方法。该方法包括提供衬底并在衬底之上形成目标层。通过以下方式来形成图案化层：沉积具有有机成分的第一层；沉积第二层，该第二层包括超过50原子百分比的硅；以及在第二层上沉积光敏层。在一些实施方式中，第二层是通过ALD、CVD、或PVD工艺沉积的。
包括含硅层图案材料用于半导体器件制造方法

[发明专利]包括含碳层的图案化材料和用于半导体器件制造的方法-CN202110604661.5在审
发明人：童思频;陈浚凯;李资良;苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-05-31 - 公布日： 2022-01-18 - 主分类号： H01L21/768 文献下载
摘要：本公开涉及包括含碳层的图案化材料和用于半导体器件制造的方法。在一个示例性方面，本公开涉及用于光刻图案化的方法。该方法包括提供衬底并在衬底之上形成目标层。通过以下步骤来形成图案化层：沉积具有有机组分的第一层，该有机组分具有包括至少50原子百分比的碳的组分；沉积包括硅的第二层；以及在第二层上沉积光敏层。在一些实施方式中，第一层是通过ALD、CVD或PVD工艺来沉积的。
包括含碳层图案材料用于半导体器件制造方法

[发明专利]半导体结构及其形成方法-CN202110861455.2在审
发明人： 苏怡年;谢志宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-29 - 公布日： 2022-01-18 - 主分类号： H01L21/768 文献下载
摘要：本公开涉及半导体结构及其形成方法。一种方法包括：在电介质层之上形成第一心轴和第二心轴；以及在所述第一心轴和所述第二心轴上分别形成第一间隔件和第二间隔件。所述第一间隔件和所述第二间隔件彼此相邻，并且在所述第一间隔件和所述第二间隔件之间具有空间。蚀刻所述电介质层以在所述电介质层中形成开口，其中，所述开口与所述空间重叠，并且其中，所述第一间隔件和所述第二间隔件用作所述蚀刻中的蚀刻掩模的一部分。将导电材料填充到所述开口中。对所述导电材料执行平坦化工艺。
半导体结构及其形成方法

[发明专利]制造半导体元件的方法-CN202110814514.0在审
发明人： 苏怡年;陈育裕 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-19 - 公布日： 2021-12-07 - 主分类号： H01L21/48 文献下载
摘要：一种制造半导体元件的方法，本揭露内容的实施例提供用于形成具有介电切割特征的导电线路的方法。具体而言，本揭露内容的实施例提供一种用于使用两个图案化制程而形成导电线路图案的方法。在第一图案化制程中形成线路图案。在第二图案化制程中，在切割图案之上形成线路图案。通过形成具有宽度小于线路图案的线路宽度的切割开口，且接着采用遮罩材料填充该切割开口，而形成切割图案。
制造半导体元件方法

[发明专利]形成互连结构的方法-CN202110302605.6在审
发明人： 苏怡年;陈育裕 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-22 - 公布日： 2021-11-16 - 主分类号： H01L21/768 文献下载
摘要：在一些实施方式中，本揭露是关于一种形成互连结构的方法，此方法包含沉积多个硬罩幕层于互连介电层上。沉积第一图案化层于多个硬罩幕层上，并形成第一罩幕结构于第一图案化层上。第一罩幕结构具有透过第一极紫外线(EUV)微影制程形成的开口。依照第一罩幕结构移除部分的第一图案化层。形成第二罩幕结构于经图案化的第一图案化层内。第三罩幕结构形成于最上方的硬罩幕层上，且具有透过第二极紫外线微影制程形成的开口。进行移除制程，以图案化多个硬罩幕层，借以在互连介电层中形成开口，并于互连介电层的开口内形成具有圆角的互连导线。
形成互连结构方法

[发明专利]制造半导体器件的方法-CN202010009130.7在审
发明人：刘如淦;张惠政;陈佳政;谢志宏;陈亮吟;孙书辉;林纬良;张雅惠;苏怡年;严永松;张家峰;叶雅雯;沈育佃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-01-06 - 公布日： 2021-03-30 - 主分类号： G03F7/20 文献下载
摘要：本公开涉及制造半导体器件的方法。在一种形成图案的方法中，在底层上方形成光致抗蚀剂层，将光致抗蚀剂层曝光于承载图案信息的光化辐射，对经曝光的光致抗蚀剂层进行显影以形成经显影的抗蚀剂图案，将定向蚀刻操作应用于经显影的抗蚀剂图案以形成经修整的抗蚀剂图案，以及使用经修整的抗蚀剂图案作为蚀刻掩模来对底层进行图案化。
制造半导体器件方法

[发明专利]半导体方法和器件-CN201710700995.6有效
发明人： 苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-16 - 公布日： 2020-06-05 - 主分类号： H01L21/027 文献下载
摘要：在一些实施例中，一种半导体工艺的方法包括在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，间隔件层的设置在多个芯轴中的相邻芯轴的相对侧壁上方的部分限定位于该部分之间的沟槽，用伪材料填充沟槽，并且去除伪材料的位于沟槽中的第一部分，从而在伪材料中形成多个开口。该方法还包括用第一材料填充多个开口，去除伪材料的位于沟槽中的剩余部分，并且在去除伪材料之后去除多个芯轴。本发明实施例涉及半导体方法和器件。
半导体方法器件

[发明专利]半导体器件及其制造方法-CN201310314310.6在审
发明人：宋述仁;苏怡年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-07-24 - 公布日： 2014-09-17 - 主分类号： H01L21/3105 文献下载
摘要：本发明公开了半导体器件及其制造方法。在一些实施例中，制造半导体器件的方法包括在工件上方形成蚀刻停止层。蚀刻停止层相对于所述工件的材料层具有大于约4至约30的蚀刻选择比。所述方法包括在所述蚀刻停止层上方形成绝缘材料层；以及将所述蚀刻停止层用作为蚀刻停止对绝缘材料层进行图案化。
半导体器件及其制造方法

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