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[发明专利]位流配置检查方法、装置及存储介质-CN202310761886.0在审
发明人：陈逸韬;张勇;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2023-06-26 - 公布日： 2023-10-24 - 主分类号： G06F30/398 文献下载
摘要：本申请公开了一种位流配置检查方法、装置及存储介质，涉及数字集成电路领域，该方法包括：基于非压缩位流生成解析位流数据文件，所述解析位流数据文件用于提供所述非压缩位流配置到至少一个目标模块的位流数据；使用压缩位流对芯片进行仿真，并生成仿真位线数据文件，所述仿真位线数据文件用于提供所述压缩位流被传输到所述目标模块的位线上的位线数据；将所述解析位流数据文件与所述仿真位线数据文件进行对比，得到所述目标模块的配置检查结果。因此，本申请分别使用压缩位流和非压缩位流通过不同方式获得数据的形式，规避了两种位流进行配置验证的重复性，同时在保证两种位流配置一致性的层面，提高了全芯片层级配置检查的完备性。
流配检查方法装置存储介质

[发明专利]读写窗口校准电路及方法、存储器、FPGA芯片-CN202011633790.9有效
发明人：潘超;张勇;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2020-12-31 - 公布日： 2023-09-26 - 主分类号： G11C7/22 文献下载
摘要：本申请实施例提供了一种读写窗口校准电路及方法、存储器、FPGA芯片，涉及集成电路技术领域，可以自动调节读窗口和写窗口，在读写窗口校准电路的工作频率满足预设频率的情况下，使读数据通过读窗口、写数据通过写窗口。该读写窗口校准电路包括：校准验证电路，在当前时钟周期内，验证读数据、写数据是否能通过读窗口写窗口；读写控制时序生成电路，当读数据不能通过读窗口时，增大读窗口，当写数据不能通过写窗口时，增大写窗口；校准验证电路，获取读写窗口校准电路的工作频率，当工作频率小于预设频率时，控制读写控制时序生成电路减小读窗口和/或所述写窗口，并在下一个时钟周期，重复验证读数据是否能通过读窗口、写数据是否能通过写窗口。
读写窗口校准电路方法存储器 fpga 芯片

[发明专利]用例更新方法、装置、电子设备及存储介质-CN202210471227.9有效
发明人： 温长清;黄三;张勇 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-28 - 公布日： 2023-06-13 - 主分类号： G06F11/36 文献下载
摘要：本申请公开了一种用例更新方法、装置、电子设备及存储介质。该方法包括：获取通用技术原语模型对应的更新信息列表和待更新用例的代码列表，所述更新信息列表包括更新信息和对应所述更新信息的更新操作；从所述代码列表中提取信息名以及所述信息名对应的索引；根据所述索引、所述信息名、所述更新信息以及所述更新操作，对所述代码列表进行更新；通过更新后的代码列表，对所述待更新用例进行更新。电子设备自动根据通用技术原语模型对应的更新信息列表，对待更新用例进行更新，并不需要技术人员手动进行更新操作，大大提高了更新操作的更新效率。
更新方法装置电子设备存储介质

[发明专利]一种阻抗控制电路及装置-CN201910955545.0有效
发明人：陆让天;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2019-10-09 - 公布日： 2023-02-28 - 主分类号： H03H11/30 文献下载
摘要：本发明提供一种阻抗控制电路，通过第一偏置电路和IO端接阻抗电路；第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；参考电阻通过第一IO端口与第二偏置电路连接；第一偏置输出VBN和第二偏置输出VBP分别与IO端接阻抗电路连接；IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，第二IO端口的端接阻抗与传输线的特征阻抗匹配。在某些实施过程中，只需外围连接一个参考电阻，可高精度、高稳定度、高实时效地实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接，无需占用系统宝贵的时钟资源，同时减少芯片面积。
一种阻抗控制电路装置

[发明专利]电压校准电路和方法-CN202011627543.8有效
发明人：陈伟盛;温长清;梁爱梅 -专利权人：深圳市紫光同创电子有限公司
申请日： 2020-12-31 - 公布日： 2022-12-13 - 主分类号： G05F1/46 文献下载
摘要：本申请实施例提供的一种电压校准电路和方法，该电压校准电路包括参考电压产生模块、比较器和校准控制器，参考电压产生模块用于获取参考电压，并将参考电压发送至比较器，参考电压是参考电压产生模块根据温度数据获取的，比较器包括第一电压接收端和第二电压接收端，比较器与参考电压产生模块连接，比较器通过第二电压接收端接收待校准电压，比较器用于将参考电压和待校准电压进行比较，得到电压比较结果，校准控制器与比较器的结果输出端连接，校准控制器用于根据比较器传输的比较结果对待校准电压进行校准，得到目标电压。本申请通过结合参考电压产生模块、比较器和校准控制器在尽可能减少额外硬件功耗的同时可以实现电压的自校准。
电压校准电路方法

[实用新型]一种支持DDR3和DDR4标准接收端的内部参考电压电路-CN202221352489.5有效
发明人：杨黎;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-05-31 - 公布日： 2022-12-13 - 主分类号： G05F1/56 文献下载
摘要：本申请公开了一种支持DDR3和DDR4标准接收端的内部参考电压电路。该电路包括：N位控制逻辑电路、DAC电路、驱动电路；所述N位控制逻辑电路，基于使能信号EN将输入的N位二进制码转换为控制所述DAC电路的2N位量化码和1位输出控制码C0,N＝8；所述DAC电路，用于根据所述2N位量化码和输出控制码C0产生DDR3或DDR4标准接收端所需要的参考电压；所述驱动电路，用于驱动所述DAC电路产生的所述参考电压到DDR3或DDR4标准接收端的参考电压输入端。本申请提供的上述参考电压电路结构简单，输出调节范围宽，抗干扰能力强，并能根据需要选择输出DDR3或DDR4标准接收端所需的参考电压。
一种支持 ddr3 ddr4 标准接收内部参考电压电路

[实用新型]阻抗匹配电路、集成电路以及电子设备-CN202221055703.0有效
发明人：陆让天;王先宏;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-29 - 公布日： 2022-11-15 - 主分类号： H03K19/0175 文献下载
摘要：本申请公开了一种阻抗匹配电路、集成电路以及电子设备。阻抗匹配电路包括：参考模块，偏置模块和连接模块。偏置模块用于根据第一中间节点的第一节点电压生成第一反馈信号，并将第一反馈信号传输至偏置模块的第二端；偏置模块还用于生成第二反馈信号，并将第二反馈信号传输至偏置模块的第三端。当第一节点电压不等于预设参考电压时，偏置模块根据第一反馈信号调整第一节点电压，以使得第一节点电压等于预设参考电压；且连接模块根据第一反馈信号和第二反馈信号调整信号端口的电压，以使得信号端口的电压等于预设参考电压。
阻抗匹配电路集成电路以及电子设备

[实用新型]电平转换电路-CN202220552504.4有效
发明人：王先宏;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-03-14 - 公布日： 2022-10-28 - 主分类号： H03K19/0185 文献下载
摘要：本实用新型公开了一种电平转换电路。该电平转换电路包括第三PMOS管、第四PMOS管、第一双向二极管单元、第二双向二极管单元、第一反相器，当低电压输入端输入低逻辑信号电平时，通过第一反相器转换成第一电压输出电平，进入第二双向二极管单元，第一电压输出电平通过第四PMOS管，其高电压输出电平被拉低到第一电压输出电平，将低逻辑信号的第一电压输出电平从高压输出端输出，当低电压输入端输入高逻辑信号电平时，高逻辑信号电平通过进入第一双向二极管单元，第三PMOS管、第四PMOS管的漏极被拉高到高电压输出电平，将高逻辑信号的高电压输出电平为从输出端输出。其可保证该电平转换电路可以工作在超压状态。
电平转换电路

[实用新型]电平转换电路、集成电路以及电子设备-CN202220959753.5有效
发明人：吕鹏方;梁爱梅;温长清;陆让天;王先宏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-21 - 公布日： 2022-10-18 - 主分类号： H03K19/0175 文献下载
摘要：本申请公开了一种电平转换电路、集成电路以及电子设备。电平转换电路包括：信号输入模块，信号输出模块和正反馈模块，信号输入模块用于根据信号输入模块的第一端的输入信号生成中间信号，并传输中间信号至第一中间节点，信号输出模块用于根据第一中间节点的中间信号生成输出信号，并传输输出信号至信号输出模块的第二端，正反馈模块用于在输出信号的电平值由初始电平转换至目标电平的转换过程中，根据输出信号调整信号输入模块的中间信号的电平值，从而加快转换速度，满足高速信号的传输要求。
电平转换电路集成电路以及电子设备

[发明专利]一种用于FPGA内嵌IP的可测试性设计方法-CN202110023275.7有效
发明人：季顺南;张勇;王俊;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2021-01-08 - 公布日： 2022-09-30 - 主分类号： G06F30/33 文献下载
摘要：本发明提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：接收设计文件和综合库，进行逻辑综合生成综合后的网表；接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；接收所述修改后的网表，生成测试向量并完成仿真。本发明的可测试性设计方法，其通过插入第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。
一种用于 fpga ip 测试设计方法

[发明专利]一种支持DDR3和DDR4标准接收端的内部参考电压电路-CN202210615111.8在审
发明人：杨黎;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-05-31 - 公布日： 2022-09-13 - 主分类号： G05F1/56 文献下载
摘要：本申请公开了一种兼容DDR3、DDR4标准接收端的内部参考电压电路。该电路包括：N位控制逻辑电路、DAC电路、驱动电路；所述N位控制逻辑电路，基于使能信号EN将输入的N位二进制码转换为控制所述DAC电路的2N位量化码和1位输出控制码C0,N＝8；所述DAC电路，用于根据所述2N位量化码和输出控制码C0产生DDR3或DDR4标准接收端所需要的参考电压；所述驱动电路，用于驱动所述DAC电路产生的所述参考电压到DDR3或DDR4标准接收端的参考电压输入端。本申请提供的上述参考电压电路结构简单，输出调节范围宽，抗干扰能力强，并能根据需要选择输出DDR3或DDR4标准接收端所需的参考电压。
一种支持 ddr3 ddr4 标准接收内部参考电压电路

[实用新型]阻抗匹配电路、集成电路以及电子设备-CN202221045738.6有效
发明人：陆让天;王先宏;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-29 - 公布日： 2022-09-06 - 主分类号： H03K19/0175 文献下载
摘要：本申请公开了一种阻抗匹配电路、集成电路以及电子设备。阻抗匹配电路包括：参考模块，偏置模块和连接模块。偏置模块用于根据第一中间节点的第一节点电压生成第一反馈信号，并将第一反馈信号传输至偏置模块的第二端；偏置模块还用于生成第二反馈信号，并将第二反馈信号传输至偏置模块的第三端。当第一节点电压不等于预设参考电压时，偏置模块根据第一反馈信号调整第一节点电压，以使得第一节点电压等于预设参考电压；且连接模块根据第一反馈信号和第二反馈信号调整信号端口的电压，以使得信号端口的电压等于预设参考电压。
阻抗匹配电路集成电路以及电子设备

[发明专利]阻抗匹配电路、方法、集成电路以及电子设备-CN202210475859.2在审
发明人：陆让天;王先宏;梁爱梅;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-29 - 公布日： 2022-08-12 - 主分类号： H03K19/0175 文献下载
摘要：本申请公开了一种阻抗匹配电路、方法、集成电路以及电子设备。阻抗匹配电路包括：参考模块，偏置模块和连接模块。偏置模块用于根据第一中间节点的第一节点电压生成第一反馈信号，并将第一反馈信号传输至偏置模块的第二端；偏置模块还用于生成第二反馈信号，并将第二反馈信号传输至偏置模块的第三端。当第一节点电压不等于预设参考电压时，偏置模块根据第一反馈信号调整第一节点电压，以使得第一节点电压等于预设参考电压；且连接模块根据第一反馈信号和第二反馈信号调整信号端口的电压，以使得信号端口的电压等于预设参考电压。
阻抗匹配电路方法集成电路以及电子设备

[发明专利]电平转换电路、方法、集成电路以及电子设备-CN202210438722.X在审
发明人：吕鹏方;梁爱梅;温长清;陆让天;王先宏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-04-21 - 公布日： 2022-08-09 - 主分类号： H03K19/0175 文献下载
摘要：本申请公开了一种电平转换电路、方法、集成电路以及电子设备。电平转换电路包括：信号输入模块，信号输出模块和正反馈模块，信号输入模块用于根据信号输入模块的第一端的输入信号生成中间信号，并传输中间信号至第一中间节点，信号输出模块用于根据第一中间节点的中间信号生成输出信号，并传输输出信号至信号输出模块的第二端，正反馈模块用于在输出信号的电平值由初始电平转换至目标电平的转换过程中，根据输出信号调整信号输入模块的中间信号的电平值，从而加快转换速度，满足高速信号的传输要求。
电平转换电路方法集成电路以及电子设备

[发明专利]FPGA电路TILE层级连接检查方法、装置、电子设备及存储介质-CN202210190218.2在审
发明人：陈逸韬;张勇;温长清 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-02-28 - 公布日： 2022-07-01 - 主分类号： G06F30/3323 文献下载
摘要：本发明提供了一种FPGA电路TILE层级连接检查方法、装置、电子设备及计算机可读存储介质。本发明提供的FPGA电路TILE层级连接检查方法，包括：获取TILE层级TILE BMA模型中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第一连接检查断言文件；获取TILE层级TILE NETLIST网表中各功能模块及CRAM单元之间的连接关系，根据该连接关系，生成第二连接检查断言文件；利用所述第一连接检查断言文件先后检查所述TILE BMA模型与所述TILE NETLIST网表的连接是否正确，利用所述第二连接检查断言文件先后检查所述TILE NETLIST网表与所述TILE BMA模型的是否正确。本发明的FPGA电路TILE层级连接检查方法，提高了TILE层级验证效率。
fpga 电路 tile 层级连接检查方法装置电子设备存储介质

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