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[实用新型]一种装配式建筑连接构件-CN202021783054.7有效
发明人：朱景鹏;李贵权;龙祥达;黄涛;刘俐敏 -专利权人：广西建筑产业化股份有限公司
申请日： 2020-08-24 - 公布日： 2021-05-14 - 主分类号： E04B2/00 文献下载
摘要：本实用新型涉及连接构件技术领域，具体涉及一种装配式建筑连接构件，包括两个墙板，所述墙板的一侧固连有限位块。本实用新型中，通过在墙板的一侧设置有限位块，通过将限位块与限位单元之间插接，并利用压缩弹簧使得限位块与对应位置处的限位槽卡接，并通过转动转动块，使得转动块带动螺杆转动，从而使得套管转动，进而使得拨动块转动，而拨动块转动带动固定块二转动，从而使得对应位置处墙板发生偏转，进而使得该装配式建筑连接构件能根据需要改变两个墙板之间角度，增强了墙板使用时的实用性，再通过拉动拉杆，从而使得移动块和连接块三发生移动，从而使得限位块与限位槽分离，进而便于将调节机构与墙板进行分离，增大了墙板的回收利用率。
一种装配式建筑连接构件

[发明专利]用于存储器时序测试的扫描链、扫描链构建方法和相应装置-CN201410599243.1有效
发明人：侯吉祥;刘俐敏;王柳笛;吕寅鹏;李海龙 -专利权人：国际商业机器公司
申请日： 2014-10-30 - 公布日： 2018-08-24 - 主分类号： G01R31/3177 文献下载
摘要：本发明公开了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N‑1)个连续的非边界寄存器；以及设置输入边界寄存器以及(N‑1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。还公开了如此构建的扫描链，以及相应的装置。由此，优化了测试向量的产生和加载过程，提高了测试效率。
用于存储器时序测试扫描构建方法相应装置

[发明专利]灵敏放大器-CN201210272687.5有效
发明人：贾嵩;刘俐敏;徐鹤卿;吴峰锋;王源;张钢刚 -专利权人：北京大学
申请日： 2012-08-01 - 公布日： 2012-11-07 - 主分类号： G11C11/419 文献下载
摘要：本发明公开了一种灵敏放大器，涉及电路技术领域，包括：电流采样电路，电流/电压转换电路以及锁存放大电路，所述电流采样电路连接所述电流/电压转换电路和锁存放大电路，所述电流采样电路用于采样位线及非位线上的电流差，所述电流/电压转换电路将所述电流差转换成电压差，所述锁存放大电路放大所述电压差，并切断电流采样电路以及电流/电压转换电路的电流通路。本发明的灵敏放大器通过电流采样电路对位线上的电流差进行采样，并将其转换为电压信号，输入到后级基于锁存器的放大级，当信号被成功放大后，随即切断前级的直流通路，以停止对位线的继续放电，从而无直流功耗产生，降低了直流功耗。
灵敏放大器

[发明专利]SRAM存储单元及存储阵列-CN201210254347.X无效
发明人：贾嵩;刘俐敏;徐鹤卿;吴峰锋;王源;张钢刚 -专利权人：北京大学
申请日： 2012-07-20 - 公布日： 2012-10-31 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种SRAM存储单元，涉及计算机存储技术领域，包括：单元选中电路及与所述单元选中模块连接的存储电路，还包括：与所述存储电路连接的下拉电路，所述下拉电路用于将所述存储电路中的数据读出。本发明还公开了一种由上述SRAM存储单元组成的存储阵列。本发明通过在SRAM存储单元中设置单独的下拉电路，通过该电路将SRAM存储单元的数据读出来，因此，在读操作时不再需要使用较高电平，即不需要为该单元提供不同的内部电源电压，这会很大程度上降低了SRAM电路设计的复杂度。
sram 存储单元阵列

[发明专利]进位保留乘法器-CN201210175434.6有效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2012-05-30 - 公布日： 2012-10-10 - 主分类号： G06F7/52 文献下载
摘要：本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。
进位保留乘法器

[发明专利]基于延迟的双轨预充逻辑输入转换器-CN201210180533.3有效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2012-06-01 - 公布日： 2012-09-19 - 主分类号： H03K19/0175 文献下载
摘要：本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输入转换器，其在传统动态反相器电路的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管，用来在求值阶段到来Δ时间后，对节点M和N进行充电。也就是说，在时钟低电平刚到时，M和N会根据数据信号A的不同，其中一个被充电到高电平。而经过Δ时间之后，M和N都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比现有转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。
基于延迟双轨逻辑输入转换器

[发明专利]基于延迟的双轨预充逻辑输出转换器-CN201210182742.1无效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2012-06-05 - 公布日： 2012-09-19 - 主分类号： H03K19/094 文献下载
摘要：本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2。其实现DDPL到CMOS转换的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。
基于延迟双轨逻辑输出转换器

[发明专利]CMOS全加器及其方法-CN201110198463.X有效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2011-07-15 - 公布日： 2012-02-15 - 主分类号： H03K19/0948 文献下载
摘要：本发明公开了一种CMOS全加器及其方法，涉及集成电路技术领域，所述CMOS全加器包括串联的进位输出电路和本位和输出电路；所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；所述电路P2包括：并联的电路P21和电路P22；所述电路N2包括：并联的电路N21和电路N22；本发明在保证所构成的N位加法器具有明显速度优势的同时，减少了MOS管的数量，减少了全加器单元的内部节点电容以及输入信号的负载，并且能提高电路的运行速度并降低电路功耗。
cmos 全加器及其方法

[发明专利]双边沿触发的状态保持的可扫描触发器-CN201110138559.7无效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2011-05-26 - 公布日： 2012-02-08 - 主分类号： H03K3/011 文献下载
摘要：本发明涉及集成电路技术领域，公开了一种双边沿触发的状态保持的可扫描触发器，其特征在于，包括相互连接的脉冲产生电路和静态锁存电路，所述静态锁存电路包括泄漏反馈脉冲结构。本发明对传统DET-SRSFF的脉冲产生电路和静态锁存以及输入输出电路中的泄露反馈缓冲电路(LFB)进行了改进。在完全保留DET-SRSFF低功耗优势的前提下，简化了LFB结构。另外修正了脉冲产生电路，去掉了产生的冗余脉冲。最后用HSPICE的仿真结果表明改进后的结构在功耗和速度方面都具有优势。功耗延迟积方面具有19.56％的降低，使得改进后的DET-SRSFF更加适应集成电路发展对于触发器的要求。
双边触发状态保持扫描触发器

[发明专利]条件预充的基于灵敏放大器的触发器-CN201110145909.2有效
发明人：贾嵩;李夏禹;刘俐敏 -专利权人：北京大学
申请日： 2011-06-01 - 公布日： 2012-02-01 - 主分类号： G11C7/06 文献下载
摘要：本发明公开了一种条件预充的基于灵敏放大器的触发器，涉及集成电路技术领域。包括基于灵敏放大器的触发器SAFF，所述SAFF还包括：第七NMOS管MN7和第八NMOS管MN8组成的同或门，该同或门的输出信号节点为X；第五PMOS管MP5和第六PMOS管MP6；第五PMOS管MP5的第一端与第一PMOS管MP1的一端连接，第二端与电源线连接，第三端与节点X连接；第六PMOS管MP6的第一端与第二PMOS管MP2的一端连接，第二端与所述电源线连接，第三端与节点X连接。本发明能提高电路运行速度，同时降低电路的能量消耗。
条件基于灵敏放大器触发器

[发明专利]低电压静态随机存储器单元、存储器和写操作方法-CN201110115338.8有效
发明人：贾嵩;刘俐敏;李夏禹;王源;张钢刚 -专利权人：北京大学
申请日： 2011-05-05 - 公布日： 2011-08-17 - 主分类号： G11C11/413 文献下载
摘要：本发明公开了一种低电压静态随机存储器单元、存储器和写操作方法，涉及存储器领域。该低电压静态随机存储器单元包括写字线、读位线、读字线、第一写位线、第二写位线、NMOS管mn0～mn3、PMOS管mp0、反相器inv1～inv2；mn0的栅极连接读字线，其源极连接读位线，其漏极连接节点n0；mn1的栅极连接节点q，其源极连接节点n0，其漏极连接第二写位线；mn2的栅极连接节点qb，其源极连接第一写位线，其漏极连接节点n0；mn3的栅极连接写字线，其源极连接节点qbt，其漏极连接节点n0。该低电压静态随机存储器单元，具有较高的稳定性，并且在进行存储器布局的时候，可以使用位交叉结构，不会造成“假读”问题。
电压静态随机存储器单元操作方法

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