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[发明专利]半导体存储器装置-CN201811524703.9有效
发明人：金东赫;吴星来;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-12-13 - 公布日： 2023-09-26 - 主分类号： G11C5/06 文献下载
摘要：一种半导体存储器装置，该半导体存储器装置包括：多条位线，其电联接到存储器单元阵列，并且在第一方向上延伸；多个位线触点焊盘，其形成在基板上方的第一平面上，并且分别通过位线触点联接到多条位线；以及多个第一触点焊盘，其形成在第一平面上，分别通过再分配线联接到多个位线触点焊盘，并且通过第一触点电联接到设置在基板上的页缓冲器电路，其中，在与第一方向交叉的第二方向上设置成一行的至少两个位线触点焊盘所对应的至少两个第一触点焊盘在第一方向上设置成一行。
半导体存储器装置

[发明专利]三维结构的半导体存储装置-CN201810047492.8有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-01-18 - 公布日： 2023-08-22 - 主分类号： H10B43/27 文献下载
摘要：三维结构的半导体存储装置。一种半导体存储装置包括：第一和第二存储块，其被布置为沿第一方向彼此相邻且第一和第二存储块各自包括交替堆叠在布置在基板上方的半导体层上方的导电层和介电层；虚拟块，其布置在半导体层上方且设置在第一与第二存储块之间；多个第一传输晶体管，其形成在第一存储块下方的基板上方且分别联接到第一存储块的导电层；多个第二传输晶体管，其形成在第二存储块下方的基板上方且分别联接到第二存储块的导电层；多条底部全局行线，其在第一和第二传输晶体管与半导体层之间且各底部全局行线联接到第一传输晶体管中的一个和第二传输晶体管中的一个；以及多条顶部全局行线，其形成在虚拟块上方且联接到多条底部全局行线。
三维结构半导体存储装置

[发明专利]三维结构的半导体存储装置-CN201810282560.9有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-04-02 - 公布日： 2023-08-22 - 主分类号： H10B80/00 文献下载
摘要：三维结构的半导体存储装置。一种半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件、覆盖所述外围电路元件的底部介电层以及被设置在所述底部介电层中并且联接到所述外围电路元件的底部布线；存储结构，所述存储结构沿与所述基板的顶表面垂直的第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且通过穿过所述存储结构的电力联接接触件联接到所述底部布线。
三维结构半导体存储装置

[发明专利]三维结构的存储装置-CN201810149256.7有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-02-13 - 公布日： 2023-06-16 - 主分类号： H10B43/27 文献下载
摘要：三维结构的存储装置。一种存储装置包括：基板；沟道结构，该沟道结构设置在所述基板上方并且沿着与所述基板的顶表面垂直的第一方向延伸；多条选通线，所述多条选通线包围所述沟道结构并且沿着所述第一方向叠置在所述基板上方；以及布线，该布线设置在与所述选通线中的至少一条相同的层处。
三维结构存储装置

[发明专利]半导体存储装置-CN201810149603.6有效
发明人：吴星来;金东赫;成象铉;郑盛薰;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-02-13 - 公布日： 2023-06-13 - 主分类号： H10B43/27 文献下载
摘要：半导体存储装置。一种半导体存储装置包括：外围电路元件，其设置在下基板上方；上基板，其设置在部分覆盖所述外围电路元件的层间介电层上方；存储单元阵列，其包括在垂直于所述上基板的顶表面的第一方向上延伸的沟道结构以及堆叠在所述上基板上方以围绕所述沟道结构的多条栅极线；和多个晶体管，其将所述栅极线电联接到所述外围电路元件。所述晶体管包括：栅极，所述栅极设置在所述层间介电层上方并且设置为在所述第一方向上与所述存储单元阵列交叠；多个垂直沟道，所述多个垂直沟道在所述第一方向上穿过所述栅极并且分别电联接到所述栅极线；和栅极介电层，所述栅极介电层设置在所述垂直沟道和所述栅极之间。
半导体存储装置

[发明专利]包括页缓冲器的存储器装置-CN201811523099.8有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-12-13 - 公布日： 2023-05-23 - 主分类号： G06F12/0802 文献下载
摘要：包括页缓冲器的存储器装置。一种存储器装置，其包括：多条位线；页缓冲器电路，其包括电联接至所述多条位线的多个页缓冲器；以及缓存电路，其包括电联接至所述多个页缓冲器的多个缓存，其中，页缓冲器电路的级数小于缓存电路的级数。
包括缓冲器存储器装置

[发明专利]存储器装置-CN201811508158.4有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-12-11 - 公布日： 2023-05-12 - 主分类号： G11C7/10 文献下载
摘要：存储器装置。一种存储器装置包括：多条位线，所述多条位线沿着第一方向延伸并且沿着与所述第一方向垂直的第二方向排列；页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器；以及高速缓存电路，所述高速缓存电路包括电联接至所述多个页缓冲器的多个高速缓存，其中，所述页缓冲器电路被划分为多个页缓冲器区，并且沿着所述第一方向布置在所述高速缓存电路的两侧。
存储器装置

[发明专利]半导体装置-CN201911039186.0有效
发明人：吴星来;朴光辉;朴泰成;孙昌万;李定勋;丁寿男;朱志恩;崔智现 -专利权人：爱思开海力士有限公司
申请日： 2019-10-29 - 公布日： 2023-04-11 - 主分类号： G11C5/06 文献下载
摘要：本申请涉及一种半导体装置，该半导体装置包括：内部电路和电力网，该电力网被配置成向内部电路传送操作电压。电力网包括：第一电力线，当从顶部观看时，该第一电力线沿第一方向延伸并沿第二方向布置，第二方向与第一方向相交；第二电力线，与第一电力线共享线路，并且在第二方向上至少部分地与第一电力线重叠；第一电力带，沿第二方向延伸并联接到第一电力线；以及第二电力带，沿第二方向延伸并联接到第二电力线。第一和第二电力线中的每一个可在它们不重叠的部分中具有与每个线路的宽度相同大小的宽度，并且可在它们重叠的部分中具有小于每个线路的宽度的大小的宽度。
半导体装置

[发明专利]半导体存储器装置-CN201811173085.8有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2018-10-09 - 公布日： 2023-03-24 - 主分类号： G11C7/18 文献下载
摘要：一种半导体存储器装置，该半导体存储器装置包括：存储器结构体，其包括第一平面和第二平面，第一平面和第二平面各自包括联接到在第一方向上延伸的字线和在第二方向上延伸的位线的存储器单元并且第一平面和第二平面沿着第一方向设置；以及逻辑结构体，其被设置在基板和存储器结构体之间，并且包括行解码器。所述行解码器包括共同联接到第一平面和第二平面的通过晶体管电路以及控制通过晶体管电路的块开关电路。所述块开关电路被设置在逻辑结构体的在与第一方向和第二方向垂直的第三方向上与第一平面和第二平面交叠的第一平面区域和第二平面区域中，并且所述通过晶体管电路被设置在第一平面区域和第二平面区域之间的间隔区域中。
半导体存储器装置

[发明专利]非易失性存储器件-CN201711104792.7有效
发明人：吴星来;金镇浩;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2017-11-10 - 公布日： 2022-12-16 - 主分类号： H01L27/11553 文献下载
摘要：一种非易失性存储器件，该非易失性存储器件包括：在基板中形成并且沿着第一方向布置的多个阱区；包括形成在基板上方并且分别与多个阱区相对应的多个子块的存储块；以及设置在存储块上方并沿着第一方向延伸的多条位线。多个子块中的每个子块包括：在对应的阱区和多条位线之间沿着垂直方向形成的沟道层，以及沿沟道层堆叠在基板上方的多条字线、至少一条漏极选择线和至少一条防擦除线。在擦除操作中，擦除电压被施加到与所选子块对应的阱区，并且防擦除电压被施加到包括在未选子块中的防擦除线，可以防止将擦除电压传送到未选子块。
非易失性存储器

[发明专利]包括页缓冲器的存储装置-CN201711156526.9有效
发明人：吴星来;金东赫;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2017-11-20 - 公布日： 2022-06-14 - 主分类号： G11C7/12 文献下载
摘要：公开了一种包括页缓冲器的存储装置，其包括：存储单元阵列；位线，包括沿着第一方向延伸并交替设置的偶数位线和奇数位线；高速缓存锁存器，包括通过所述偶数位线来与所述存储单元阵列交换数据的偶数高速缓存锁存器和通过所述奇数位线来与所述存储单元阵列交换数据的奇数高速缓存锁存器；2^k条数据线，其分别对应于2^k个输入/输出引脚，其中，k是等于或大于2的自然数；以及列合并单元，其分别被分配给所述输入/输出引脚，并且每个所述列合并单元均用于将所述偶数高速缓存锁存器中的任一个或所述奇数高速缓存锁存器中的任一个联接至与所分配的输入/输出引脚对应的数据线。所述列合并单元在与所述第一方向相交的第二方向上的间距大于所述高速缓存锁存器的间距。
包括缓冲器存储装置

[发明专利]包括页缓冲器的半导体存储器装置-CN202011050163.2在审
发明人：金东赫;吴星来;李永宅;朴泰成;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2020-09-29 - 公布日： 2021-10-22 - 主分类号： G11C16/04 文献下载
摘要：包括页缓冲器的半导体存储器装置。一种半导体存储器装置包括：存储器单元；以及页缓冲器，其包括通过位线联接到存储器单元的感测电路。该页缓冲器包括：包括在感测电路中的第一晶体管；以及不包括在感测电路中的第二晶体管。联接到第一晶体管的第一触点的横截面尺寸和联接到第二晶体管的第二触点的横截面尺寸彼此不同。第二触点的横截面尺寸小于第一触点的横截面尺寸。
包括缓冲器半导体存储器装置

[发明专利]半导体装置-CN202110012056.9在审
发明人：金东赫;吴星来;朴泰成;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2021-01-06 - 公布日： 2021-09-17 - 主分类号： G11C5/06 文献下载
摘要：公开了一种半导体装置，其涉及三维3D半导体存储器装置。半导体装置包括：第一连接图案；位线，其在垂直方向上设置在第一连接图案上方；以及位线接触焊盘，其设置于在位线和第一连接图案之间的第一层中，以将位线电联接至第一连接图案，使得位线接触焊盘在沿垂直方向观看时类似于岛状。
半导体装置

[发明专利]包括页缓冲器的半导体装置-CN202010701508.X在审
发明人：吴星来;金东赫;朴泰成;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2020-07-20 - 公布日： 2021-08-06 - 主分类号： G11C16/04 文献下载
摘要：公开了一种包括页缓冲器的半导体装置，其减少了页缓冲器的线的数量。该半导体装置包括：多条位线，其被分类为第一组和第二组，使得第一组中的位线和第二组中的位线交替地布置；第一页缓冲器电路，其联接到所述多条位线以及与所述多条位线对应的多条连接线；以及第二页缓冲器电路，其联接到所述多条连接线。第一组和第二组中的每一个包括分类为奇数位线和偶数位线的多个位线对。与奇数位线对应的奇数连接线彼此邻接布置，并且与偶数位线对应的偶数连接线彼此邻接布置。
包括缓冲器半导体装置

[发明专利]包括页缓冲器的半导体存储器装置-CN202010625941.X在审
发明人：吴星来;金东赫;朴泰成;丁寿男 -专利权人：爱思开海力士有限公司
申请日： 2020-07-02 - 公布日： 2021-07-16 - 主分类号： G11C16/04 文献下载
摘要：包括页缓冲器的半导体存储器装置。一种半导体存储器装置包括：多个页缓冲器，所述多个页缓冲器限定在基板的有源区域中；以及多条布线，所述多条布线设置在页缓冲器上方，并且通过触点联接到缓冲器。所述多条布线可包括分别与触点联接的接触部分。所述多条布线可被配置成弯曲形状，使得接触部分朝着有源区域的中心线偏移。
包括缓冲器半导体存储器装置

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