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- [发明专利]电压控制振荡电路-CN200810080765.5无效
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高井康浩
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尔必达存储器株式会社
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2008-02-18
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2008-08-27
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H03K3/023
- 本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过比较任意一个差动延迟元件的差动输出的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各差动延迟元件上，当输入了检测信号时，放大差动输出对之间的电位差。
- 电压控制振荡电路
- [发明专利]延迟电路和延迟同步回路装置-CN200610162423.9有效
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高井康浩;小林胜太郎
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尔必达存储器株式会社
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2004-08-02
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2007-09-26
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H03L7/081
- 本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。
- 延迟电路同步回路装置
- [发明专利]时钟信号产生电路-CN200710001745.X无效
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高井康浩
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尔必达存储器株式会社
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2007-01-16
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2007-07-25
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H03K3/03
- 一种时钟信号产生电路，生成高速的4相时钟信号。同一构成的逻辑反相电路(10a、10b、10c、10d)各自具备PMOS晶体管(MP1)(以下简称MP1)、NMOS晶体管(MN1、MN2)(以下简称MN1、MN2)。MP1和MN1的栅极与输入端子(IN1)连接，MN2的栅极与输入端子(IN2)连接，MP1和MN1的漏极与输出端子(OUT)连接，MP1的源极与MN2的漏极连接，MN1的源极与可控制的电源(VC)连接，MN2的源极接地。逻辑反相电路(10a、10b、10c、10d)各自的输入端子(IN1和IN2)与逻辑反相电路(10b和10c、10c和10d、10d和10a、10a和10b)各自的输出端子(OUT)连接。
- 时钟信号产生电路
- [发明专利]半导体存储装置和测试方法-CN200510099973.6无效
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高井康浩
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尔必达存储器株式会社
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2005-09-12
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2006-05-03
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G11C11/401
- 一种半导体存储装置，具有进行如下控制的电路：把缺陷单元的刷新周期设得比正常单元的刷新周期短，在输入的控制信号为某第1值时，在对与刷新指令对应而生成的第1地址的单元进行刷新时，在根据在刷新冗长ROM中预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，对所述第2地址的单元也进行刷新，在输入的控制信号为第2值时，与刷新指令对应而生成的第1地址的单元不进行刷新，在根据预先程序化了的信息，预定的规定比特的值与所述第1地址不同的第2地址被判断为缺陷单元的场合，只对所述第2地址进行刷新。
- 半导体存储装置测试方法
- [发明专利]延迟电路和延迟同步回路装置-CN200410055689.4有效
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高井康浩;小林胜太郎
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尔必达存储器株式会社
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2004-08-02
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2005-02-16
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H03K5/13
- 本发明提供一种延迟电路，实现DLL的低波动、小面积化。具有：具有多级延迟单元(101～110)的第1延迟电路串；具有多级延迟单元(111～121)的第2延迟电路串；以及，与第1延迟电路串的各级对应而设，根据分别输入的控制信号，对第1延迟单元的输出向第2延迟电路串对应的级的传送进行控制的多个传送电路(131～141)。内含逻辑回路是：第1延迟电路串的各级的延迟单元(101～110)将输入信号反相输出，第2延迟电路串的各级的延迟单元输入与该延迟单元对应的上述传送电路的输出和该延迟单元的前级延迟单元的输出，把输出信号输出到后级。通过对输入的信号的上升沿和下降沿的传输通路独立地进行选择，使占空比可变。
- 延迟电路同步回路装置
- [发明专利]输入收信机电路-CN99104043.0无效
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高井康浩
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恩益禧电子股份有限公司
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1999-03-18
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2004-08-04
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G11C11/34
- 一种能减小输入信号上升和下降时传播时间的差值的输入收信机电路。这种电路有一个节点、六个N沟道MOS晶体管和两个P沟道MOS晶体管。第一和第二N沟道MOS晶体管接收起动信号，其源极都接地。第三和第四N沟道MOS晶体管分别接收第一和第二信号，其源极分别接第一和第二N沟道MOS晶体管的漏极。第五和第六N沟道MOS晶体管的栅极分别接所述节点，且分别与第三和第四N沟道MOS晶体管并联配置。第一和第二P沟道MOS晶体管的源极供有电源电压。
- 输入收信机电
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