专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体元件及其制作方法-CN201811582285.9有效
  • 黄鼎翔;盛义忠;薛胜元;李国兴;康智凯 - 联华电子股份有限公司
  • 2018-12-24 - 2023-06-30 - H10N50/10
  • 本发明公开一种半导体元件及其制作方法,该半导体元件包含一虚置栅极设于一基底上;一第一控制栅极设于该虚置栅极一侧以及一第二控制栅极设于该虚置栅极另一侧;一阱区设于该基底内,其中该阱区包含一第一导电型式;一第一源极/漏极区域设于该虚置栅极及该第一控制栅极之间,其中该第一源极/漏极区域包含一第二导电型式;一第二源极/漏极区域设于该虚置栅极及该第二控制栅极之间,其中该第一源极/漏极区域包含该第二导电型式;以及一掺杂区设于该虚置栅极正下方,其中该掺杂区包含该第一导电型式。
  • 半导体元件及其制作方法
  • [发明专利]半导体系统及其运作方法-CN202111549160.8在审
  • 蔡秉谚;张益荣 - 联华电子股份有限公司
  • 2021-12-17 - 2023-06-27 - G06V20/69
  • 本发明公开一种半导体系统及其运作方法,其中该半导体系统的运作方法包含提供一系统,该系统内包含有一布局图案至扫描电子显微镜图案预测模块以及一新颖图案判定模块,输入一布局图案至该新颖图案判定模块,且该新颖图案判定模块判断该布局图案是否为一新颖布局图案,以及若该布局图案经判断后确认为该新颖布局图案,则将该新颖布局图案进行一制作工艺步骤,以形成一SEM(扫描电子显微镜)图案,其中该SEM图案对应该新颖布局图案。
  • 半导体系统及其运作方法
  • [发明专利]绝缘栅双极型晶体管-CN202111587888.X在审
  • 侯信铭 - 联华电子股份有限公司
  • 2021-12-23 - 2023-06-27 - H01L29/739
  • 本发明公开一种绝缘栅双极型晶体管,其包含一P型III‑V族氮化物层,一N型III‑V族氮化物层接触P型III‑V族氮化物层的一侧,一高电子迁移率晶体管设置在N型III‑V族氮化物层上,高电子迁移率晶体管包含一第一III‑V族氮化物层和一第二III‑V族氮化物层,第一III‑V族氮化物层设置在N型III‑V族氮化物层上,第二III‑V族氮化物层设置在第一III‑V族氮化物层上,一源极埋入于第二III‑V族氮化物层和第一III‑V族氮化物层中,其中源极包含一N型III‑V族氮化物主体和一金属结,一漏极接触P型III‑V族氮化物层的另一侧以及一栅极设置在第二III‑V族氮化物层上。
  • 绝缘栅双极型晶体管
  • [发明专利]功率金属氧化物半导体场效晶体管-CN201710952623.2有效
  • 李绍谦;林宏泽;王珑智;王圣元 - 联华电子股份有限公司
  • 2017-10-13 - 2023-06-27 - H01L29/06
  • 本发明公开一种功率金属氧化物半导体场效晶体管,包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括以下构件。阱区位于基底结构中。沟槽式栅极设置于阱区中。多个第一掺杂区设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上,且电连接于第一掺杂区。第二掺杂区设置于基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上,且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。所述功率金属氧化物半导体场效晶体管可仅使用位于相同表面上的金属层来完成电性测试。
  • 功率金属氧化物半导体晶体管
  • [发明专利]半导体装置及其制作方法-CN202111562477.5在审
  • 许智凯;傅思逸;林毓翔;林建廷 - 联华电子股份有限公司
  • 2021-12-20 - 2023-06-23 - H01L27/088
  • 本发明公开一种半导体装置及其制作方法,半导体装置包括基底、第一晶体管、第二晶体管以及第三晶体管。基底包括高压区、中压区以及低压区。第一晶体管设置在该高压区内并包括第一栅极介电层以及第一栅极电极。第二晶体管,设置在该低压区内并包括多个鳍状结构以及第二栅极电极。第三晶体管,设置在该中压区内并包括第三栅极介电层以及第三栅极电极,其中该第一栅极电极的最顶表面、该第二栅极电极的最顶表面以及该第三栅极电极的最顶表面相互齐平。
  • 半导体装置及其制作方法
  • [发明专利]半导体装置以及其制作方法-CN202111560189.6在审
  • 杨宗祐;李信宏;曹瑞哲;张哲华 - 联华电子股份有限公司
  • 2021-12-20 - 2023-06-23 - H01L29/78
  • 本发明公开一种半导体装置以及其制作方法,其中该半导体装置包括半导体基底、栅极结构、第一漂移区、第一源极/漏极区与栅极氧化物层。栅极结构与栅极氧化物层设置在半导体基底上。第一漂移区设置在半导体基底中。第一源极/漏极区设置在第一漂移区中。栅极氧化物层的第一部分的至少一部分在垂直方向上设置在栅极结构与半导体基底之间。栅极氧化物层的第二部分在水平方向上设置在第一部分与第一源极/漏极区之间。第二部分包括底部向下延伸与第一凹陷上表面位于底部之上。第一漂移区的一部分位于栅极氧化物层的第一部分与第二部分的下方。
  • 半导体装置及其制作方法
  • [发明专利]半导体存储装置的布局-CN202111571043.1在审
  • 曾俊砚;郭有策;王淑如;黄俊宪;余欣炽;庄孟屏;黄莉萍;陈玉芳 - 联华电子股份有限公司
  • 2021-12-21 - 2023-06-23 - G11C11/41
  • 本发明公开一种半导体存储装置的布局,包括基底以及三元内容可寻址存储器。三元内容可寻址存储器设置在基底上并包括多个三元内容可寻址存储器位单元,且其中至少两个沿着一对称轴呈镜像对称,其中各三元内容可寻址存储器位单元包括分别电连接至两条字线的两个存储单元,以及电连接至该些存储单元的逻辑电路。逻辑电路包括两个第一读取晶体管,以及两个第二读取晶体管,各第二读取晶体管包括栅极以及两个源极/漏极区,第二读取晶体管的源极/漏极区分别电连接至两条匹配线以及第一读取晶体管,其中,字线平行地设置于匹配线之间。
  • 半导体存储装置布局
  • [发明专利]半导体元件及其制作方法-CN202111542882.0在审
  • 林宏展 - 联华电子股份有限公司
  • 2021-12-16 - 2023-06-20 - H10N50/01
  • 本发明公开一种半导体元件及其制作方法,其中该制作半导体元件的方法为先提供一包含MRAM区域与逻辑区域的基底,然后形成第一金属间介电层于基底上,形成第一金属内连线与第二金属内连线于MRAM区域的第一金属间介电层内,形成一自旋轨道转矩式(spin orbit torque,SOT)层于第一金属内连线与第二金属内连线上,形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于SOT层上,形成一硬掩模于MTJ堆叠结构上,利用该硬掩模图案化MTJ堆叠结构以形成MTJ,形成一遮盖层于SOT层与硬掩模上,再图案化遮盖层以及SOT层。
  • 半导体元件及其制作方法

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