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[发明专利]用于制造存储器件的方法和集成电路-CN201910911643.4有效
发明人：庄学理;徐振斌;王宏烵;游文俊;陈胜昌;涂淳琮;蔡俊佑;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-09-25 - 公布日： 2023-09-26 - 主分类号： H10B61/00 文献下载
摘要：一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
用于制造存储器件方法集成电路

[发明专利]半导体器件及其形成方法-CN202310534771.8在审
发明人：王郁仁;黄胜煌;庄学理;王宏烵;王清煌;黄国峰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-12 - 公布日： 2023-09-01 - 主分类号： H10B61/00 文献下载
摘要：根据本发明的实施例的半导体器件包括位于第一介电层中的第一导电部件和第二导电部件、位于第一介电层上方的缓冲层、位于缓冲层上方的第二介电层、延伸穿过缓冲层和第二介电层的第一底部通孔、延伸穿过缓冲层和第二介电层的第二底部通孔、设置在第一底部通孔上的第一底部电极、设置在第二底部通孔上的第二底部电极、位于第一底部电极上方的第一磁隧道结(MTJ)堆叠件、以及位于第二底部电极上方的第二MTJ堆叠件。第一MTJ堆叠件和第二MTJ堆叠件具有相同的厚度。第一MTJ堆叠件具有第一宽度并且第二MTJ堆叠件具有大于第一宽度的第二宽度。本发明的实施例还提供了形成半导体器件的方法。
半导体器件及其形成方法

[发明专利]MRAM存储器单元及其形成方法-CN202010597621.8有效
发明人：庄学理;游文俊;王宏烵;施彦宇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-06-28 - 公布日： 2023-08-22 - 主分类号： H10B61/00 文献下载
摘要：本发明提供了一种用于形成减小面积的MRAM存储器单元的系统和方法，该MRAM存储器单元包括衬底、位于衬底上面的晶体管和位于晶体管上面的磁隧道结。该晶体管包括第一和第二源极区域、位于第一和第二源极区域之间的漏极区域、位于漏极区域和第一源极区域之间的至少一个第一沟道区域、位于漏极区域和第二源极区域之间的至少一个第二沟道区域、位于至少一个第一沟道区域上面的第一栅极结构和位于至少一个第二沟道区域上面的第二栅极结构。第一和第二金属层位于晶体管上面。第一和第二金属层配置为将公共源极线信号耦合至第一和第二源极区域。本发明的实施例还涉及MRAM存储器单元及其形成方法。
mram 存储器单元及其形成方法

[发明专利]半导体器件及其形成方法-CN202210820904.3在审
发明人：庄学理;王宏烵;黄胜煌;张弘郁;郭耿铭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-07-12 - 公布日： 2023-03-31 - 主分类号： H10N35/00 文献下载
摘要：本发明的实施例公开了半导体器件及其形成方法。公开了用于磁阻随机存取存储器(MRAM)的图案化磁隧道结(MTJ)的改进方法以及由其形成的半导体器件。在一个实施例中，一种方法包括：在半导体衬底上方沉积底部电极层；在底部电极层上方沉积MTJ膜堆叠件；在MTJ膜堆叠件上方沉积顶部电极层；图案化顶部电极层；实施第一蚀刻工艺，以图案化MTJ膜堆叠件；在MTJ膜堆叠件上实施第一修整工艺；在实施第一修整工艺之后，在MTJ堆叠件上方沉积第一间隔件层；以及在沉积第一间隔件层之后，实施第二蚀刻工艺，以图案化第一间隔件层、MTJ膜堆叠件、和底部电极层，以形成MRAM单元。
半导体器件及其形成方法

[发明专利]半导体结构及其形成方法-CN202210112361.X在审
发明人：陈俊尧;王宏烵;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-29 - 公布日： 2022-12-27 - 主分类号： H01L27/22 文献下载
摘要：本揭示内容是关于包括基板及记忆体阵列的半导体结构及其形成方法。记忆体阵列间隔于基板上方且具有多个列及多个行。此外，记忆体阵列包含在基板上方的共同高度处相邻的第一记忆体单元及第二记忆体单元。第二记忆体单元位于记忆体阵列的边缘且将第一记忆体单元与边缘分开，且第一记忆体单元的顶表面相对于第二记忆体单元的顶表面凹陷。
半导体结构及其形成方法

[发明专利]磁阻式随机存取存储器(MRAM)及其制造方法-CN201910119753.7有效
发明人：庄学理;王宏烵;蔡俊佑;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-02-18 - 公布日： 2022-04-19 - 主分类号： H01L27/22 文献下载
摘要：一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路及其制造方法。集成电路包括下金属层和设置在下金属层上方的上金属层。底电极设置在下金属层上方并且与下金属层电接触。磁隧道结(MTJ)设置在底电极的上表面上方。顶电极设置在MTJ的上表面上方，并且与上金属层接触。侧壁间隔件围绕顶电极的外周。蚀刻停止层设置在间隔件顶面的外周的顶部上并且围绕上金属层的底面的外周。蚀刻停止层悬于间隔件顶面的外周之上。
磁阻随机存取存储器 mram 及其制造方法

[发明专利]具有单一底部电极层的存储器装置-CN201710837641.6有效
发明人：庄学理;王宏烵;翁烔城;朱文定;廖钰文;沈桂弘;杜国源;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-09-15 - 公布日： 2022-04-05 - 主分类号： H01L27/11568 文献下载
摘要：本发明实施例涉及一种具有单一底部电极层的存储器装置。本揭露涉及一种制造存储器装置的方法。所述方法通过在衬底上方形成层间介电ILD层且在所述ILD层上方的介电保护层内形成开口而执行。在所述开口内和所述介电保护层上方形成底部电极层。对所述底部电极层执行化学机械平面化CMP工艺以形成底部电极结构，所述底部电极结构具有平面上表面和从所述底部电极结构的下表面向外突出到所述开口内的凸出部。在所述底部电极结构上方形成存储器元件且在所述存储器元件上方形成顶部电极。
具有单一底部电极存储器装置

[发明专利]存储器器件及其制造方法-CN201911006558.X有效
发明人：陈胜昌;庄学理;王宏烵;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-22 - 公布日： 2021-12-14 - 主分类号： H01L23/538 文献下载
摘要：一些实施例涉及一种存储器器件。该存储器器件包括设置在衬底上的第一磁阻随机存取存储器(MRAM)单元以及设置在衬底上的第二MRAM单元。层间介电(ILD)层设置在衬底上方。ILD层包括在第一MRAM单元和第二MRAM单元之间限定槽的侧壁。介电层设置在ILD层上方。介电层完全填充槽。本发明的实施例还涉及存储器器件的制造方法。
存储器器件及其制造方法

[发明专利]存储器器件及其制造方法-CN202110802714.4在审
发明人：陈俊尧;黄胜煌;王宏烵;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-15 - 公布日： 2021-11-02 - 主分类号： H01L43/08 文献下载
摘要：存储器器件包括底部电极、磁隧道结(MTJ)堆叠件、顶部电极和侧壁间隔件。MTJ堆叠件位于底部电极上方。顶部电极位于MTJ堆叠件上方。侧壁间隔件横向地围绕MTJ堆叠件和顶部电极。侧壁间隔件具有从底部电极的最外侧壁横向地回缩的最外侧壁。本申请的实施例还涉及制造存储器器件的方法。
存储器器件及其制造方法

[发明专利]磁阻式随机存取存储器器件及其形成方法-CN202110179080.1在审
发明人：庄学理;陈俊尧;廖均恒;王宏烵 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-09 - 公布日： 2021-09-28 - 主分类号： G11C11/16 文献下载
摘要：本发明涉及一种磁阻式随机存取存储器(MRAM)器件及其形成方法，MRAM单元具有延伸的上部电极。在一些实施例中，MRAM单元具有被设置在下部导电电极上方的磁隧道结(MTJ)。上部导电电极被设置在磁隧道结上方。第一导电通孔结构位于第一介电层中并且下部导电电极的下方。离散的导电跳线结构位于第二介电层中并且导电通孔结构的下方。由不同于第一介电材料和第二介电材料的第三介电材料构成的介电体至少部分地并且垂直地从第一介电层延伸至第二介电层中。
磁阻随机存取存储器器件及其形成方法

[发明专利]集成电路和形成集成电路的方法-CN202110216409.7在审
发明人：陈胜昌;庄学理;王宏烵;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-26 - 公布日： 2021-08-27 - 主分类号： H01L27/22 文献下载
摘要：本发明涉及具有延伸的上部电极的磁阻随机存取存储器(MRAM)单元及其形成方法。在一些实施例中，MRAM单元具有布置在导电下部电极上方的磁性隧道结(MTJ)。两个保护层依次围绕MTJ的侧壁。两个保护层彼此之间具有蚀刻选择性。本申请的实施例还涉及集成电路和形成集成电路的方法。
集成电路形成方法

[发明专利]存储器器件及其制造方法-CN202110083887.5在审
发明人：庄学理;王宏烵;陈胜昌;黄胜煌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-01-21 - 公布日： 2021-08-03 - 主分类号： H01L27/22 文献下载
摘要：本公开的各种实施例针对一种存储器器件及其制造方法，所述存储器器件包括在侧向上包围存储单元的保护性侧壁间隔壁层。上部层间介电(ILD)层上覆在衬底之上。存储单元设置在上部ILD层内。存储单元包括顶部电极、底部电极及设置在顶部电极与底部电极之间的磁隧道结(MTJ)结构。侧壁间隔壁结构在侧向上环绕存储单元。侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及保护性侧壁间隔壁层。第一侧壁间隔壁层及第二侧壁间隔壁层包含第一材料，且保护性侧壁间隔壁层包含与第一材料不同的第二材料。导电走线上覆在第一存储单元之上。导电走线接触顶部电极及保护性侧壁间隔壁层。
存储器器件及其制造方法

[发明专利]集成芯片及其形成方法-CN202011185795.X在审
发明人：黄胜煌;闵仲强;庄学理;王宏烵;陈胜昌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-10-29 - 公布日： 2021-05-04 - 主分类号： H01L27/22 文献下载
摘要：本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成存储器器件以及在该存储器器件上方形成蚀刻停止层。层间介电(ILD)层形成在蚀刻停止层上方并且横向地围绕存储器器件。执行一个或多个图案化工艺以限定从ILD层的顶部延伸的第一沟槽以暴露蚀刻停止层的上表面。执行去除工艺以去除蚀刻停止层的暴露部分。在执行去除工艺之后，在互连沟槽内形成导电材料。本发明的实施例还涉及集成芯片。
集成芯片及其形成方法

[发明专利]半导体结构及用于制造半导体结构的方法-CN201811324752.8有效
发明人：亚历山大·克尔尼斯基;黄胜煌;庄学理;蔡俊佑;王宏烵 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-11-08 - 公布日： 2021-04-23 - 主分类号： H01L27/22 文献下载
摘要：本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。
半导体结构用于制造方法

[发明专利]集成芯片及其制造方法-CN202010269632.3在审
发明人：张耀文;闵仲强;庄学理;王宏烵;杨宗学;曾元泰;黄胜煌;林佳桦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-04-08 - 公布日： 2021-04-16 - 主分类号： H01L43/08 文献下载
摘要：一种在衬底上方包含磁阻随机存取存储(magnetoresistive random access memory，MRAM)单元的集成芯片。介电结构上覆于衬底。磁阻随机存取存储单元设置在介电结构内。磁阻随机存取存储单元包含包夹在底部电极与顶部电极之间的磁性隧道结(magnetic tunnel junction，MTJ)。导电线上覆于顶部电极。侧壁间隔物结构沿着磁性隧道结和顶部电极的侧壁不断延伸。侧壁间隔物结构包含第一侧壁间隔物层、第二侧壁间隔物层以及包夹在第一侧壁间隔物层与第二侧壁间隔物层之间的保护侧壁间隔物层。第一侧壁间隔物层和第二侧壁间隔物层包括第一材料，保护侧壁间隔物层包括与第一材料不同的第二材料。
集成芯片及其制造方法

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