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[发明专利]半导体器件及其形成方法-CN201810519441.0有效
发明人： 王士京;徐柯;何其暘;张海洋 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2018-05-25 - 公布日： 2023-03-24 - 主分类号： H10N70/20 文献下载
摘要：一种半导体器件及其形成方法，方法包括：对第二槽区侧壁的阻挡材料层进行原位脱溶表面处理；之后采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层，且使第一槽区侧壁和底部的阻挡材料层形成阻挡层；在第二槽区中形成位于阻挡层和下电极层的顶部表面的导电覆盖层。所述方法避免形成阻挡层后第二槽区侧壁残留阻挡材料层，同时避免去除第二槽区侧壁的阻挡材料层的过程污染工艺环境。
半导体器件及其形成方法

[发明专利]MRAM器件的形成方法-CN202010223192.8有效
发明人：杨成成;王士京 -专利权人：中芯国际集成电路制造（深圳）有限公司;中芯国际集成电路制造（上海）有限公司
申请日： 2020-03-26 - 公布日： 2023-01-24 - 主分类号： H10B61/00 文献下载
摘要：一种MRAM器件的形成方法，所述方法通过首先图形化磁隧道结材料层中的第二磁性材料层和势垒材料层，并停止刻蚀于所述磁隧道结结构层中的第一磁性材料层，易于清除再沉积形成的残余磁性层；同时，刻蚀去除所述残余磁性层之后，在所述第二磁性层和势垒层的侧壁形成第一保护层，再以所述第一保护层为掩模刻蚀所述第一磁性材料层和底部电极材料层，形成第一磁性层和底部电极层，可以防止后续刻蚀过程中再沉积的磁性材料覆盖于势垒层的侧壁上，从而可以避免势垒层短路，故可以提高MRAM器件的性能。
mram 器件形成方法

[发明专利]半导体结构的形成方法-CN202110515581.2在审
发明人： 王士京;何作鹏;杨明 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-05-12 - 公布日： 2022-11-15 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构的形成方法，方法包括：在第一区域的图形传递层上形成核心层，核心层中形成有贯穿核心层的开口；在开口的侧壁形成掩膜侧墙；去除第一区域的核心层；去除第一区域的核心层后，在第二区域的图形传递层上形成遮挡层；以掩膜侧墙和遮挡层为掩膜，图形化图形传递层；图形化图形传递层后，以剩余的图形传递层为掩膜，图形化目标层，在所述目标层中形成目标图形。所述掩膜侧墙层传递到所述硬掩膜材料层的图形精度大大提高，从而提高了在所述目标层中形成的目标图形的精度。
半导体结构形成方法

[发明专利]半导体结构的形成方法-CN202110429310.5在审
发明人： 王士京 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-04-21 - 公布日： 2022-10-21 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构的形成方法，方法包括：形成保形覆盖目标层顶部、以及核心层顶部和侧壁的掩膜侧墙层，在第一区域中，与开口延伸方向相垂直的方向上，位于核心层的相对侧壁上的掩膜侧墙层之间具有最小间隔值；形成保形覆盖掩膜侧墙层的研磨停止层，研磨停止层的厚度大于或等于最小间隔值的一半；形成覆盖研磨停止层顶部的填充材料层；平坦化填充材料层，剩余的填充材料层作为填充层，且填充层的顶部与第一区域中的研磨停止层的顶部相齐平；以掩膜侧墙层的顶部为停止位置，刻蚀去除高于掩膜侧墙层顶部的研磨停止层和填充层，剩余的研磨停止层和填充层的顶部与掩膜侧墙层的顶部齐平。降低了掩膜侧墙层的顶部和侧壁产生缺陷的概率。
半导体结构形成方法

[发明专利]半导体结构及其形成方法-CN201810179076.3有效
发明人：张海洋;蒋鑫;王士京 -专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司
申请日： 2018-03-05 - 公布日： 2022-07-22 - 主分类号： H01L29/775 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括第一区和位于第一区两侧且与第一区邻接的第二区；在所述第一区基底表面形成悬空的纳米线，在所述第二区基底表面形成支撑结构，所述纳米线的两端与支撑结构相连，所述支撑结构内具有掺杂离子，所述支撑结构与纳米线之间具有第二应力，且所述第二应力大于第一应力，所述第一应力为本征态的支撑结构材料与纳米线之间的应力。所述方法形成的纳米线器件性能较好。
半导体结构及其形成方法

[发明专利]半导体结构的形成方法-CN202011032918.6在审
发明人： 王士京 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-09-27 - 公布日： 2022-04-05 - 主分类号： H01L21/306 文献下载
摘要：一种半导体结构的形成方法，包括：提供待刻蚀层；在待刻蚀层上形成初始牺牲层；在初始牺牲层内形成改性层，所述改性层的厚度小于所述初始牺牲层的厚度，所述改性层与初始牺牲层的刻蚀速率不同；采用第一刻蚀去除部分所述初始牺牲层，在改性层之间形成凹槽，所述凹槽的深度小于初始牺牲层的厚度；以所述改性层为掩膜，采用第二刻蚀去除所述凹槽底部暴露出的初始牺牲层，形成牺牲层和位于牺牲层上的改性层。所述方法形成的半导体结构的性能得到提升。
半导体结构形成方法

[发明专利]半导体器件的形成方法-CN201810019085.6有效
发明人：张海洋;蒋鑫;王士京 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2018-01-09 - 公布日： 2022-03-25 - 主分类号： H01L21/768 文献下载
摘要：本发明公开了一种半导体器件的形成方法，包括：提供衬底，所述衬底内形成有导电插塞，所述导电插塞顶部与所述衬底表面齐平，所述导电插塞和所述衬底之间还形成有扩散阻挡层；去除部分厚度的导电插塞；刻蚀部分厚度的扩散阻挡层，所述工艺在偏置电压为高电平/低电平的模式下进行，所述刻蚀结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平。本发明的半导体器件的形成方法，由于在去除扩散阻挡层时，采用的是刻蚀工艺，且刻蚀工艺在偏置电压为高电平/低电平的模式下进行，可更好的控制刻蚀的扩散阻挡层的厚度和刻蚀质量，较好的保证了刻蚀工艺结束后剩余的所述扩散阻挡层与剩余的所述导电插塞表面齐平，有效减少了“天线效应”。
半导体器件形成方法

[发明专利]半导体器件及其形成方法-CN201710457588.7有效
发明人：张海洋;刘盼盼;王士京 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-06-16 - 公布日： 2022-02-15 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件及其形成方法，其中方法包括：提供衬底，所述衬底上具有鳍部；形成初始掺杂层，初始掺杂层位于所述鳍部中，所述初始掺杂层表面具有顶尖端；去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面；形成掺杂层后，形成位于处理面上的插塞，插塞与所述掺杂层电学连接。所述方法使半导体器件的性能提高。
半导体器件及其形成方法

[发明专利]半导体结构及其形成方法-CN202010305032.8在审
发明人： 王士京;何其暘;何欣祥;卑多慧;杨明;姚达林;黄敬勇 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-04-17 - 公布日： 2021-10-22 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底、位于基底上的刻蚀停止材料层、位于刻蚀停止材料层上的第一抗刻蚀材料层以及位于第一抗刻蚀材料层上的掺杂层；以掺杂层为掩膜，刻蚀第一抗刻蚀材料层，形成第一抗刻蚀层；以第一抗刻蚀层为掩膜刻蚀刻蚀停止材料层，形成刻蚀停止结构。本发明实施例在形成第一抗刻蚀层的过程中，以刻蚀停止材料层的顶部为刻蚀停止位置，使得掺杂层中的底部凸角不易传递到第一抗刻蚀层中，使得第一抗刻蚀层的形成质量较好；同理，形成刻蚀停止结构的过程中，以基底的顶部为刻蚀停止位置，这进一步减小了底部凸角现象对刻蚀停止结构的影响，最终使得刻蚀停止结构的形成质量较好。
半导体结构及其形成方法

[发明专利]半导体器件及其形成方法-CN201710398036.3有效
发明人：张海洋;刘盼盼;王士京 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-05-31 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底包括第一区，第一区用于形成N型晶体管，所述基底的第一区上具有第一栅极结构，第一栅极结构两侧的基底中分别具有第一源漏掺杂区；在第一源漏掺杂区上形成电子隧穿层；在电子隧穿层表面形成第一导电插塞。所述方法使半导体器件的电学性能提高。
半导体器件及其形成方法

[发明专利]半导体结构及其形成方法-CN202010026380.1在审
发明人： 王士京;杨成成;黄敬勇;何其暘 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-01-10 - 公布日： 2021-07-13 - 主分类号： H01L43/08 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的磁隧道结叠层结构，以及位于磁隧道结叠层结构上的第一盖帽材料层；对第一盖帽材料层进行第一刻蚀处理，形成盖帽层；在盖帽层的侧壁上形成第一侧墙层；对盖帽层和第一侧墙层露出的磁隧道结叠层结构进行第二刻蚀处理，形成磁隧道结单元。本发明实施例中，在第二刻蚀处理的过程中，第一侧墙层能够避免第二刻蚀处理对盖帽层的侧壁造成损伤；通常在第一刻蚀处理的过程中，还在盖帽层上形成第二电极层，在半导体结构工作时，盖帽层能够保护磁隧道结单元中的自由磁层不易受到第二电极层中载流子的影响，使得自由磁层的电子旋向稳定，使得磁隧道结单元具有良好的性能。
半导体结构及其形成方法

[发明专利]半导体结构的制作方法-CN201710386009.4有效
发明人：张海洋;王士京 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-05-26 - 公布日： 2021-05-14 - 主分类号： H01L21/027 文献下载
摘要：本发明揭示了一种半导体结构的制作方法，包括：提供前端结构，所述前端结构包括依次形成的第一掩膜层、氧化层及第二掩膜层，所述第二掩膜层暴露出部分氧化层；在所述氧化层和第二掩膜层上形成有机平坦化层；在所述有机平坦化层上形成图案化的光刻胶；以所述图案化的光刻胶为掩膜，进行第一次刻蚀，所述第一次刻蚀分两步进行，暴露出所述部分氧化层和所述第二掩膜层；进行第二次刻蚀，以所述第二掩膜层为掩膜刻蚀氧化层，暴露出部分第一掩膜层。于是通过分两步进行的第一次刻蚀，使得有机平坦化层刻蚀出来的侧面垂直度高，并且尽可能的避免刻蚀附着物的形成，从而在第二次刻蚀后，能够确保掩膜图案精确的传递至氧化层中。由此提高制得器件的质量。
半导体结构制作方法

[发明专利]半导体结构及其形成方法-CN201910988356.3在审
发明人： 王士京;何其暘;卑多慧;杨明 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-10-17 - 公布日： 2021-04-20 - 主分类号： H01L21/033 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成具有露出基底的开口的有机层；在开口中形成阻断结构材料层，包括保形覆盖开口侧壁以及开口底部，开口侧壁上的第一阻断层围成缝隙，阻断结构材料层还包括位于缝隙中的第二阻断层，第二阻断层的耐刻蚀度大于第一阻断层的耐刻蚀度；去除第二阻断层以及覆盖第二阻断层侧壁的第一阻断层，剩余的第一阻断层作为阻断结构。第二阻断层提高了阻断结构材料层的中间区域的耐刻蚀度，在形成阻断结构的过程中，阻断结构材料层的中间区域不易被过快去除，提高了阻断结构的顶面平坦度，因此阻断结构在后续过程中能起到更好的掩膜作用。
半导体结构及其形成方法

[发明专利]半导体结构的形成方法、晶体管-CN201910977751.1在审
发明人： 王士京;何其暘 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-10-15 - 公布日： 2021-04-16 - 主分类号： H01L21/033 文献下载
摘要：一种半导体结构的形成方法、晶体管，形成方法包括：提供基底；在基底上形成有机层，有机层中具有露出基底的开口；进行多次阻断图形化处理，在开口露出的基底上形成阻断结构，阻断图形化处理的步骤包括：在有机层的表面以及基底上保形覆盖阻断材料层；去除高于有机层的顶面的阻断材料层；去除部分厚度的有机层；去除剩余的有机层露出的阻断材料层；去除剩余的有机层。本发明实施例中，阻断图形化处理的过程中，阻断材料层中的中间区域和边缘区域的被刻蚀速率差异降低，有利于提高形成的阻断结构的顶面的平坦度，使得阻断结构在后续过程中能起到更好的掩膜作用。
半导体结构形成方法晶体管

[发明专利]半导体结构的制作方法-CN201710508177.6有效
发明人：张海洋;王士京 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-06-28 - 公布日： 2020-11-27 - 主分类号： H01L21/033 文献下载
摘要：本发明揭示了一种半导体结构的制作方法，包括：提供前端结构，所述前端结构包括掩膜层及位于所述掩膜层上的第一介质层，所述第一介质层包括多个间隔设置的第一介质块；在所述掩膜层及所述第一介质层上形成第二介质层，所述第二介质层位于相邻所述第一介质块之间处形成凹槽；在所述凹槽中形成第三介质层；去除所述第二介质层位于所述第三介质层和第一介质层之间的部分，暴露出所述掩膜层；刻蚀所述掩膜层形成开口；以及去除第一介质层、剩余的第二介质层及第三介质层。上述过程提供了一种新的ASQP(Anti‑Self‑aligned Quadra Patterning，抗自对准四重图形)过程，能够有效改善SADP工艺中形貌不平稳、刻蚀深度不一致等缺陷，可以适用于关键尺寸为5nm甚至更小尺寸的工艺节点中。
半导体结构制作方法

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