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[发明专利]包括作为吸收层的超晶格的半导体装置和方法-CN201880042877.3有效
发明人： 武内英树 -专利权人：阿托梅拉公司
申请日： 2018-05-16 - 公布日： 2023-05-30 - 主分类号： H01L29/15 文献下载
摘要：半导体装置可以包括：半导体衬底(102)，具有正面和与正面相对的背面；以及在半导体衬底的正面上的超晶格吸收层(104)。所述超晶格吸收层可以包括堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层和约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层。装置可以进一步包括：在与所述半导体衬底(102)相对的所述超晶格吸收层(104)上的有源半导体层(106)；在所述有源半导体层中的至少一个半导体电路(108)；在有源层上的至少一个金属互连层(113、114)，以及从所述至少一个金属互连层延伸到所述半导体衬底的背面的至少一个金属通孔(112)。所述超晶格吸收层还可以包含吸收的金属离子。
包括作为吸收晶格半导体装置方法

[发明专利]包括超晶格并提供减少的栅泄漏的半导体器件及相关方法-CN202180041847.2在审
发明人： 武内英树;Y-H·杨 -专利权人：阿托梅拉公司
申请日： 2021-06-10 - 公布日： 2023-04-04 - 主分类号： H01L29/15 文献下载
摘要：半导体器件可以包括半导体基板，以及半导体基板中的浅沟槽隔离(STI)区域(70)，其在半导体基板中限定其间的有源区域(71)，有源区域具有与STI区域相邻且内角至少为125°的圆化肩部。该半导体器件还可以包括在有源区域上的超晶格(25)，该超晶格包括堆叠的层组，每个层组包括：限定基础半导体部分的堆叠的基础半导体单层，以及限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。该半导体器件还可以包括在基板上的包括超晶格的半导体电路。
包括晶格提供减少泄漏半导体器件相关方法

[发明专利]包括具有氧和碳单层的超晶格的半导体器件及相关方法-CN202180046995.3在审
发明人： K·D·威克斯;N·W·科迪;M·海塔;R·J·米尔斯;R·J·斯蒂芬森;武内英树 -专利权人：阿托梅拉公司
申请日： 2021-07-01 - 公布日： 2023-03-31 - 主分类号： H01L29/15 文献下载
摘要：一种半导体器件(120)可以包括半导体层(121)和与半导体层相邻的超晶格(125)。超晶格可以包括堆叠的层组(145a，145b)，每个层组包括限定基础半导体部分的堆叠的基础半导体单层(146a，146b)，以及限制在相邻的基础半导体部分的晶格内的至少一个非半导体单层(150a，150b)。超晶格的第一层组中的至少一个非半导体单层(150a)可以包含氧并且不含碳，并且超晶格的第二层组中的至少一个非半导体单层(150b)可以包含碳。
包括有氧单层晶格半导体器件相关方法

[发明专利]用于制备包括在凹陷蚀刻内的超晶格的半导体装置的方法-CN202180024994.9在审
发明人： N·W·科迪;K·D·威克斯;R·J·斯蒂芬森;R·伯顿;陈仪安;D·筹托夫;武内英树;Y-H·杨 -专利权人：阿托梅拉公司
申请日： 2021-03-02 - 公布日： 2022-11-18 - 主分类号： H01L29/15 文献下载
摘要：一种制备半导体装置的方法可以包括：在半导体衬底中，形成与有源区相邻的隔离区；以及选择性蚀刻所述有源区，使得所述有源区的上表面在所述隔离区的相邻表面之下并与其限定台阶边缘。所述方法还可以包括形成覆盖在所述有源区上的超晶格。所述超晶格可以包括堆叠的层组，其中每个层组包括限定基础半导体部分的堆叠的基础半导体单层以及约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层。
用于制备包括凹陷蚀刻晶格半导体装置方法

[发明专利]包含具超晶格的共振隧穿二极管结构的半导体器件及相关方法-CN201780059910.9有效
发明人： R·J·梅尔斯;武内英树;M·伊萨 -专利权人：阿托梅拉公司
申请日： 2017-08-08 - 公布日： 2022-04-05 - 主分类号： H01L29/88 文献下载
摘要：一种半导体器件，包含至少一个双势垒共振隧穿二极管(DBRTD)。该至少一个DBRTD可以包含第一掺杂半导体层以及在第一掺杂半导体层上且包含超晶格的第一势垒层。该超晶格可以包含堆叠层组，每个层组都包含用于限定基底半导体部分的多个堆叠的基底半导体单层，以及被约束于相邻的基底半导体部分的晶格内的至少一个非半导体单层。所述至少一个DBRTD还可以包含在第一势垒层上的本征半导体层、在本征半导体层上的第二势垒层，以及在第二超晶格层上的第二掺杂半导体层。
包含晶格共振二极管结构半导体器件相关方法

[发明专利]包含具有含超晶格电子平均自由程控制层的共振隧穿二极管结构的半导体器件及相关方法-CN201780059913.2有效
发明人： R·J·梅尔斯;武内英树;M·伊萨 -专利权人：阿托梅拉公司
申请日： 2017-08-08 - 公布日： 2022-04-05 - 主分类号： H01L29/88 文献下载
摘要：一种半导体器件，包含至少一个双势垒共振隧穿二极管(DBRTD)。该至少一个DBRTD可以包含第一掺杂半导体层，以及在第一掺杂半导体层上且包含超晶格的第一势垒层。DBRTD还可以包含在第一势垒层上的第一本征半导体层、在第一本征半导体层上的且同样包含超晶格的第二势垒层、在第二势垒层上的第二本征半导体层、在第二本征半导体层上的且同样包含超晶格的第三势垒层。第三本征半导体层可以位于第三势垒层上，第四势垒层可以位于第三本征半导体层上且同样包含超晶格，第二掺杂半导体层位于第四势垒层上。
包含具有晶格电子平均自由程控制共振二极管结构半导体器件相关方法

[发明专利]具有超晶格和在不同深度处的穿通停止(PTS)层的半导体装置和相关方法-CN201680036091.1有效
发明人： R·J·梅尔斯;武内英树 -专利权人：阿托梅拉公司
申请日： 2016-05-13 - 公布日： 2022-01-14 - 主分类号： H01L27/088 文献下载
摘要：半导体装置可以包括半导体衬底和具有第一操作电压的第一晶体管。每个第一晶体管可以包括半导体衬底中的第一穿通停止(PTS)层和第一沟道，并且第一PTS层可以在第一沟道下方的第一深度处。该半导体装置可以进一步包括具有高于第一操作电压的第二操作电压的第二晶体管。每个第二晶体管可以包括半导体衬底中的第二PTS层和第二沟道，并且第二PTS层在第二沟道下方的大于第一深度的第二深度处。此外，第一沟道可以包括第一超晶格并且第二沟道可以包括第二超晶格。
具有晶格不同深度停止 pts 半导体装置相关方法

[发明专利]包括超晶格和非对称沟道的半导体器件及相关方法-CN202080038793.X在审
发明人： 武内英树;R·伯顿;Y-H·杨 -专利权人：阿托梅拉公司
申请日： 2020-04-22 - 公布日： 2022-01-04 - 主分类号： H01L29/15 文献下载
摘要：一种半导体器件可以包括基板(61)和在基板中间隔开的第一(62，66)掺杂区域和第二(63)掺杂区域。第一掺杂区域可以大于第二掺杂区域以在它们之间限定非对称沟道。半导体器件还可以包括在第一掺杂区域和第二掺杂区域之间延伸以约束其中的掺杂剂的超晶格(25)。超晶格可以包括多个堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。栅极(64)可以上覆于非对称沟道。
包括晶格对称沟道半导体器件相关方法

[发明专利]具有提供晕圈注入峰值限制的超晶格层的半导体装置和相关方法-CN201680036083.7有效
发明人： R·J·梅尔斯;武内英树 -专利权人：阿托梅拉公司
申请日： 2016-05-13 - 公布日： 2021-12-17 - 主分类号： H01L21/8234 文献下载
摘要：半导体装置可以包括半导体衬底和在半导体衬底上的多个场效应晶体管(FET)。每个FET可以包括：栅极；在栅极的相对侧上的间隔开的源极区和漏极区；垂直堆叠的上超晶格层和下超晶格层以及在源极区和漏极区之间的上超晶格层和下超晶格层之间的体半导体层；以及晕圈注入部，具有垂直限制在上超晶格和下超晶格之间的体半导体层中的峰值浓度。
具有提供注入峰值限制晶格半导体装置相关方法

[发明专利]具有包括氧插入层以约束掺杂剂的金属-半导体接触部的半导体器件和相关方法-CN201980085383.8在审
发明人： D·康奈利;M·海塔;武内英树;R·布顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-13 - 主分类号： H01L29/15 文献下载
摘要：半导体器件可包括半导体层(521)和在该半导体层中的至少一个接触部部。该接触部可包括被约束在该半导体层的相邻半导体部分(546a，546b)的晶体晶格内并通过一至四个单层与该半导体层的表面间隔开的至少一个氧单层(550)，和在该至少一个氧单层上方的在该半导体层的表面上的金属层(531)。在该氧单层和该金属层之间的半导体部分可具有1×1021个原子/cm3或更大的掺杂剂浓度。
具有包括插入约束掺杂金属半导体接触半导体器件相关方法

[发明专利]包括源极/漏极掺杂剂扩散阻挡超晶格以减小接触电阻的半导体器件和相关方法-CN201980085360.7在审
发明人： 武内英树;D·康奈利;M·海塔;R·伯顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-06 - 主分类号： H01L29/36 文献下载
摘要：半导体器件(100)可包括半导体层(101)，在半导体层中的间隔开的源极和漏极区域(102,103)与在它们之间延伸的沟道区域(130)，和将源极和漏极区域中的至少一个分成下部区域(104,106)和上部区域(105,107)的至少一个掺杂剂扩散阻挡超晶格(125)，其中上部区域具有与下部区域相同的传导率和比下部区域高的掺杂剂浓度。至少一个掺杂剂扩散阻挡超晶格包含多个堆叠的层组，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。半导体器件还可包括在沟道区域上的栅极(109,110)。
包括掺杂扩散阻挡晶格减小接触电阻半导体器件相关方法

[发明专利]包括具有减小的接触电阻的本体接触部掺杂剂扩散阻挡超晶格的半导体器件和方法以及相关方法-CN201980085362.6在审
发明人： 武内英树;D·康奈利;M·海塔;R·伯顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-06 - 主分类号： H01L29/10 文献下载
摘要：半导体器件可包括半导体层(401)，在该半导体层中的间隔开的源极和漏极区域(402,403)与在它们之间延伸的沟道区域(430)，和在该沟道区域上的栅极(408)。该半导体器件还可包括在该半导体层中的本体接触部，并且所述本体接触部包含延伸通过本体接触部的本体接触部掺杂剂扩散阻挡超晶格(425)从而将本体接触部分成第一本体接触区域(421)和第二本体接触区域(422)，其中该第二本体接触区域具有与该第一本体接触区域相同的传导率和比该第一本体接触区域高的掺杂剂浓度。该本体接触部掺杂剂扩散阻挡超晶格可包括各自的多个堆叠的层组，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。
包括具有减小接触电阻本体掺杂扩散阻挡晶格半导体器件方法以及相关

[发明专利]制造具有减小的接触电阻的FINFET的方法-CN201980085363.0在审
发明人： 武内英树;D·康奈利;M·海塔;R·伯顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-06 - 主分类号： H01L29/66 文献下载
摘要：制造FINFET的方法可包括在半导体鳍中形成间隔开的源极和漏极区域，在它们之间具有延伸的沟道区域。可通过掺杂剂扩散阻挡超晶格将源极和漏极区域中的至少一个分成下部区域和上部区域，其中该上部区域具有与该下部区域相同的传导率和比该下部区域高的掺杂剂浓度。该方法还可包括在该沟道区域上形成栅极，在该上部区域上沉积至少一个金属层，和施加热以使非半导体原子从非半导体单层向上运动从而与该至少一个金属层反应以在该上部区域和该至少一个金属层的相邻部分之间形成接触绝缘界面。
制造具有减小接触电阻 finfet 方法

[发明专利]包括源极和漏极区域与掺杂剂扩散阻挡超晶格层以减小接触电阻的FINFET和相关方法-CN201980085367.9在审
发明人： 武内英树;D·康奈利;M·海塔;R·伯顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-06 - 主分类号： H01L29/78 文献下载
摘要：FINFET可包括半导体鳍，在半导体鳍中间隔开的源极和漏极区域与在它们之间延伸的沟道区域，和将源极和漏极区域中的至少一个分成下部区域和上部区域的至少一个掺杂剂扩散阻挡超晶格，其中上部区域具有与下部区域相同的传导率和比下部区域高的掺杂剂浓度。掺杂剂扩散阻挡超晶格可包括多个堆叠的层组，其中每个层组包含限定了基础半导体部分的多个堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。FINFET还可包括在沟道区域上的栅极。
包括区域掺杂扩散阻挡晶格减小接触电阻 finfet 相关方法

[发明专利]制造具有减小的接触电阻的半导体器件的方法-CN201980085371.5在审
发明人： 武内英树;D·康奈利;M·海塔;R·伯顿;R·J·米尔斯 -专利权人：阿托梅拉公司
申请日： 2019-11-13 - 公布日： 2021-08-06 - 主分类号： H01L29/15 文献下载
摘要：制造半导体器件的方法可包括在半导体层中形成间隔开的源极和漏极区域(102’，103’)，在它们之间具有延伸的沟道区域(130’)。可通过掺杂剂扩散阻挡超晶格(125’)将源极和漏极区域中的至少一个分成下部区域(104’，106’)和上部区域(105’，107’)，其中该上部区域具有与该下部区域相同的传导率和比该下部区域高的掺杂剂浓度。该方法还可包括在该沟道区域上形成栅极(108’)，在该上部区域上沉积至少一个金属层，和施加热以使非半导体原子从非半导体单层向上运动从而与该至少一个金属层反应以在该上部区域和该至少一个金属层的相邻部分之间形成接触绝缘界面。
制造具有减小接触电阻半导体器件方法

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