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[发明专利]标准单元接触孔的形成方法-CN202210181282.4在审
发明人：高俊九;曾贤成;李若园 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2022-02-25 - 公布日： 2023-09-05 - 主分类号： H01L21/768 文献下载
摘要：本申请提供一种标准单元接触孔的形成方法，包括：提供衬底，所述衬底包括依次堆叠的绝缘层、第一掩膜层、第二牺牲层和第一介质层，所述第一介质层上形成有侧壁具有第一侧墙的第一牺牲层图案；去除所述第一牺牲层图案，在所述第一介质层上形成第二掩膜层，所述第二掩膜层和所述第一侧墙形成新的第二掩膜层图案；以所述第二掩膜层图案为掩膜，刻蚀所述第一介质层和所述第二牺牲层，形成第二牺牲层图案；在所述第二牺牲层图案的侧壁形成第二侧墙，并去除所述第二牺牲层图案；以所述第二侧墙为掩膜，刻蚀所述第一掩膜层并停止在所述绝缘层上，形成标准单元接触孔。本申请技术方案可以形成宽度不均匀的标准单元接触孔。
标准单元接触形成方法

[发明专利]版图结构及其设计方法和系统、数字单元库、设备及介质-CN202111677977.3在审
发明人：郁扬;曾雪松;李若园;蔡燕飞;王代平 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： H01L27/02 文献下载
摘要：一种版图结构及其设计方法和系统、数字单元库、设备及介质，方法包括：提供多个初始版图层，均包括N型有源区和P型有源区，还包括多个栅极图形；根据各个初始版图层所对应的数字单元分配多个栅极插塞图形，形成不同的多个数字单元版图，包括第一数字单元版图和第二数字单元版图，在每个数字单元版图中，栅极插塞图形至少位于有源区中，栅极插塞图形的布局包括以下一种或多种：第一数字单元版图和第二数字单元版图的N型有源区的栅极插塞图形数量不相等；第一数字单元版图和第二数字单元版图的P型有源区的栅极插塞图形数量不相等。本发明提高数字单元版图设计的灵活性。
版图结构及其设计方法系统数字单元设备介质

[发明专利]测试电路、测试系统和测试方法-CN202111246405.X在审
发明人：陈晶晶;曾雪松;李若园 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2021-10-26 - 公布日： 2023-04-28 - 主分类号： G01R31/28 文献下载
摘要：一种测试电路、测试系统和测试方法，所述测试电路包括：测试频率产生单元，适于在相应的控制信号的控制下，生成具有相应测试频率的测试时钟信号；分频处理单元，适于将待测动态D触发器和静态D触发器在所述测试时钟信号的控制下的数据输出频率进行分频处理，得到对应的测试数据输出频率和参考数据输出频率；测试机台，适于将所述测试数据输出频率和所述参考数据输出频率进行比较；当确定所述测试数据输出频率和所述参考数据输出频率一致时，生成相应的控制信号并发送至所述测试频率产生单元，直至所述测试数据输出频率和所述参考数据输出频率不一致时，获取对应的测试结果。上述的方案，可以实现动态D触发器的在线自动化测试，提高测试效率。
测试电路系统方法

[发明专利]电阻器结构、半导体器件及其形成方法-CN201710117859.4有效
发明人： 李若园;张青淳 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-03-01 - 公布日： 2021-04-02 - 主分类号： H01L27/06 文献下载
摘要：本发明提供了一种电阻器结构、半导体器件及其形成方法，所述电阻器结构包括第一导电层以及形成于所述第一导电层上的第二导电层。即，第一导电层和第二导电层形成并联的结构，进而可通过调整所述第二导电层的厚度或材质，实现对电阻器的电阻值进行调整的目的。在具有所述电阻器的半导体器件中，当对电阻器的电阻值进行调整时，不仅不会对半导体器件中的晶体管造成影响，并且也不需要额外增加一道光刻工艺，从而可有效节省成本，并简化工艺。
电阻器结构半导体器件及其形成方法

[发明专利]半导体结构及其形成方法-CN201810733462.2在审
发明人：王楠;李若园 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2018-07-05 - 公布日： 2020-01-14 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供基底；在所述基底中形成多个相间隔的填充层；刻蚀所述基底，形成多个分立的鳍部；刻蚀所述填充层，形成多个分立的伪鳍部。本发明一种半导体结构，包括：衬底，所述衬底包括器件区，位于所述器件区之间的隔离区；多个分立的鳍部，位于所述器件区的所述衬底上且与所述衬底材料相同；多个分立的伪鳍部，位于所述隔离区的所述衬底上且材料与所述衬底材料不同。本发明优化了半导体结构的电学性能。
半导体结构衬底分立鳍部器件区基底衬底材料隔离区填充层刻蚀电学性能优化

[发明专利]一种半导体器件及其制造方法、电子装置-CN201510970671.5有效
发明人： 李若园 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2015-12-21 - 公布日： 2019-12-17 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中形成有未激活的源/漏区；在半导体衬底上形成应力材料层，以覆盖栅极结构；实施退火过程，以激活源/漏区中的掺杂物质并完成应力材料层所具有的应力的转移；去除应力材料层，并实施离子注入，以补偿所述退火过程所造成的源/漏区中的掺杂物质的损失。根据本发明，可以有效改善器件特征尺寸减小所引起的LOD的增加效应，提升器件的性能。
一种半导体器件及其制造方法电子装置

[发明专利]一种半导体器件及其制造方法、电子装置-CN201410553975.7有效
发明人： 李若园 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-10-17 - 公布日： 2019-01-18 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供前端器件，所述前端器件包括衬底以及在所述衬底上形成的PMOS器件和NMOS器件；在所述PMOS器件和所述NMOS器件上沉积应力层；去除所述PMOS器件上的应力层；进行退火处理；以剩余的应力层为掩膜进行N+离子注入；以及去除所述剩余的应力层。根据本发明提供的半导体器件的制造方法，在PMOS器件区域中注入N+离子，可以提高PMOS器件的阈值电压，从而抑制窄沟道效应，改善PMOS器件的性能。
一种半导体器件及其制造方法电子装置

[发明专利]一种MOSFET器件及其制造方法、电子装置-CN201410567958.9在审
发明人： 李若园 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-10-22 - 公布日： 2016-04-27 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种MOSFET器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，所述半导体衬底包括多种阈值电压区域；在所述半导体衬底上形成栅氧化层；向所述栅氧化层和所述半导体衬底注入氟离子；在所述栅氧化层上形成栅极材料层；以及分别进行各阈值电压区域的源/漏形成工艺。采用本发明的方法可以抑制MOSFET器件的HCI效应和NBTI效应、提高器件的可靠性、改善器件的性能，同时还可以节省MOSFET器件的制造成本。
一种 mosfet 器件及其制造方法电子装置

[发明专利]CMOS器件及其制作方法-CN201010567602.7有效
发明人：孙武;张海洋;鲍宇;李若园 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2010-11-30 - 公布日： 2012-05-30 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种CMOS器件及其制作方法，所述CMOS器件包括NMOS晶体管以及PMOS晶体管，且栅极两侧形成有应力侧壁；所述NMOS晶体管的应力侧壁具有拉伸应力，PMOS晶体管的应力侧壁具有压缩应力。上述CMOS器件在制作时，采用应变记忆技术将应力记忆于NMOS晶体管沟道区域，同时在NMOS晶体管以及PMOS晶体管的栅极上形成应力侧壁，提供了良好的应力效果，且简化了器件结构。
cmos 器件及其制作方法

[发明专利]用于互连工艺的半导体结构及其制造方法-CN201010110556.8有效
发明人：孙武;李若园 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-02-09 - 公布日： 2011-08-10 - 主分类号： H01L23/522 文献下载
摘要：本发明公开了一种用于互连工艺中的半导体器件，包括：前端器件层；在前端器件层上形成的通孔停止层；在通孔停止层上形成的第一低k值介电层；在第一低k值介电层上形成的超低k值介电层；在超低k值介电层上形成的第二低k值介电层，其中第二低k值介电层和超低k值介电层对于等离子体刻蚀具有不同的蚀刻速率；在第二低k值介电层形成的钝化层；透过钝化层、第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至通孔停止层的通孔；以及透过钝化层、第二低k值介电层蚀刻至超低k值介电层的沟槽。本发明还提供了相应的的半导体器件制造方法。本发明的半导体器件能产生均匀的薄层电阻Rs，并使得介电层保持为低k值，具有改进的电学特性。
用于互连工艺半导体结构及其制造方法

[发明专利]刻蚀沟槽的方法-CN200910082353.X有效
发明人：孙武;李若园 -专利权人：中芯国际集成电路制造(北京)有限公司
申请日： 2009-04-14 - 公布日： 2010-10-20 - 主分类号： H01L21/311 文献下载
摘要：本发明公开了一种刻蚀沟槽的方法，所述刻蚀在反应腔内进行，该方法的主刻蚀步骤分为两步执行，所述主刻蚀的第一步刻蚀按原有工艺参数刻蚀；所述主刻蚀的第二步刻蚀按调整后的工艺参数刻蚀。采用该方法能够有效消除微沟槽现象，进而减少RC延迟。
刻蚀沟槽方法

[发明专利]砷化镓/砷化铝分布布拉格反射镜的湿法腐蚀方法-CN200610011792.8无效
发明人： 李若园;徐波;王占国 -专利权人：中国科学院半导体研究所
申请日： 2006-04-26 - 公布日： 2007-10-31 - 主分类号： H01S5/183 文献下载
摘要：一种砷化镓/砷化铝分布布拉格反射镜的湿法腐蚀方法，其特征在于，包括如下步骤：(A)在衬底上，使用分子束外延的方法外延生长砷化镓缓冲层；(B)在砷化镓缓冲层上生长多个周期分布布拉格反射镜；(C)对分布布拉格反射镜进行光刻，形成光刻胶图形，该光刻胶图形中光具有光刻胶保护的条宽；(D)用腐蚀溶液腐蚀掉部分周期的分布布拉格反射镜；(E)然后交替使用腐蚀溶液和选择性腐蚀液分别腐蚀分布布拉格反射镜，以便能够精确达到所要求的腐蚀深度。
砷化镓砷化铝分布布拉格反射湿法腐蚀方法

[发明专利]提高氧化铝/砷化镓分布布拉格反射镜界面质量的方法-CN200610011224.8无效
发明人： 李若园;徐波;王占国 -专利权人：中国科学院半导体研究所
申请日： 2006-01-18 - 公布日： 2007-07-25 - 主分类号： H01S5/183 文献下载
摘要：本发明一种提高氧化铝/砷化镓分布布拉格反射镜界面质量的方法，其特征在于，包括如下步骤：(A)在半绝缘砷化镓(100)衬底上，使用分子束外延的方法外延生长200nm的砷化镓缓冲层；(B)在砷化镓缓冲层上生长7个周期的砷化铝/砷化镓分布布拉格反射镜；(C)对砷化铝/砷化镓分布布拉格反射镜进行刻蚀至衬底，形成条形结构；(D)将刻蚀好的材料放入氧化炉中，进行湿法氧化，以把砷化铝氧化成氧化铝；(E)在氧化炉中退火，同时关闭水蒸气，向炉中通氮气进行气体保护，以提高氧化铝/砷化镓分布布拉格反射镜的界面质量。
提高氧化铝砷化镓分布布拉格反射界面质量方法

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