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[实用新型]集成电路结构及集成电路装置-CN202321016085.3有效
发明人：卢麒友;陈志良;吴佳典;赖知佑;邱上轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-28 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：一种集成电路结构及集成电路装置，集成电路结构包括：在第一方向上延伸的两个主动区、在第二方向上延伸的两个栅极结构、在第一金属层中在第二方向上延伸的第一金属段、在第二金属层中在第一方向上延伸的第二金属段及第三金属段、及自第三金属段延伸至栅极结构中的一者的栅极通孔结构。栅极结构上覆于主动区，第一金属段上覆于处于栅极结构之间的主动区中的每一者，第二金属段上覆于第一主动区且上覆于且电连接至第一金属段，且第一金属段及第二金属段电连接至第二主动区，与处于栅极结构之间的第一主动区隔离，且在栅极结构外连接至第一主动区。
集成电路结构装置

[发明专利]半导体装置及其制造方法-CN202310110703.9在审
发明人： 吴佳典;朱韦臻;廖御杰;陈欣苹 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-02-13 - 公布日： 2023-06-30 - 主分类号： H01L21/768 文献下载
摘要：本公开提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括在基板上方形成第一互连层，第一互连层包括第一导电特征以及第二导电特征；在第一互连层上形成图案化遮罩，图案化遮罩中的一或多个开口覆盖第二导电特征；经由图案化遮罩中的一或多个开口掘入第二导电特征；以及在第一互连层上方形成第二互连层。第二互连层具有与第一导电特征接触的第一通孔以及与第二导电特征接触的第二通孔。
半导体装置及其制造方法

[发明专利]集成电路及其形成方法-CN202310070877.7在审
发明人：彭士玮;萧志民;吴佳典;赖建文;曾健庭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-01-17 - 公布日： 2023-06-09 - 主分类号： H01L27/12 文献下载
摘要：本发明的实施例提供了一种集成电路，包括第一有源区、第一接触件、第一栅极、第一导线、第一导体和第一通孔。在一些实施例中，第一有源区沿第一方向延伸。在一些实施例中，第一接触件在第二方向上延伸，并且至少与第一有源区重叠。在一些实施例中，第一栅极沿第二方向延伸，并且与第一有源区重叠。在一些实施例中，第一导线沿第一方向延伸，并且与第一栅极重叠。在一些实施例中，第一导体与第一接触件、第一栅极和第一导线重叠，并且在第一方向和第二方向上延伸。在一些实施例中，第一通孔位于第一导体和第一导线之间，并且将第一导体和第一导线电连接在一起。本发明的实施例还提供了一种制造集成电路的方法。
集成电路及其形成方法

[发明专利]具有气隙的半导体结构及用于制造该结构的方法-CN202210007296.4在审
发明人：苏嘉伟;吴佳典;陈欣苹;眭晓林 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-05 - 公布日： 2023-01-13 - 主分类号： H01L21/768 文献下载
摘要：一种用于制造半导体结构的方法，其包含形成多个彼此分隔开的虚设结构；形成多个介电间隔件，所述介电间隔件侧向覆盖所述虚设结构，以形成多个由所述介电间隔件所界定出的沟槽；将导电材料填入所述沟槽，以形成导电特征件；于所述导电特征件上选择性沉积罩盖材料，以形成罩盖层；移除所述虚设结构，以形成多个由所述介电间隔件所界定出的凹槽；将牺牲材料填入所述凹槽内，以形成牺牲特征件；于所述牺牲特征件上沉积维持层；以及移除所述牺牲特征件，以形成由所述维持层与所述介电间隔件所局限的气隙。
有气半导体结构用于制造方法

[发明专利]半导体结构-CN202210009184.2在审
发明人：朱韦臻;吴佳典;苏嘉伟;廖御傑;李佳蓁;陈欣苹;眭晓林 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-06 - 公布日： 2023-01-13 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体结构，包括基板、介电层、第一导电特征件和第二导电特征件。该基板包括半导体器件。该介电层设置于该基板上。该第一导电特征件形成于该介电层中。该第二导电特征件穿透该第一导电特征件与该介电层，且电连接至该第一导电特征件与该半导体器件。
半导体结构

[发明专利]集成电路和其制造方法、以及在集成电路中的电路单元-CN202210534894.7在审
发明人：张玮玲;陈志良;吴佳典;吴国晖 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-17 - 公布日： 2022-12-27 - 主分类号： H01L27/118 文献下载
摘要：一种集成电路和其制造方法、以及在集成电路中的电路单元，集成电路包括在第一连接层中的多个水平导线、低于第一连接层的多个栅极导体、低于第一连接层的多个端子导体、以及导孔连接器其将多个水平导线中的一者与多个栅极导体中的一者或与多个端子导体中的一者直接地连接。集成电路也包括在高于第一连接层在第二连接层中的多个垂直导线，以及用于电路单元的多个引脚连接器。第一引脚连接器直接地连接在介于第一水平导线和在多个栅极导体中的一者的顶部上的第一垂直导线之间。第二引脚连接器直接地连接在介于第二水平导线和在电路单元的垂直边界的顶部上的第二垂直导线之间。
集成电路制造方法以及中的电路单元

[发明专利]集成电路装置及其制造方法及系统-CN202210685362.3在审
发明人：张玮玲;陈志良;庄惠中;吴佳典;高嘉鸿 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-15 - 公布日： 2022-12-27 - 主分类号： H01L27/118 文献下载
摘要：一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。
集成电路装置及其制造方法系统

[发明专利]集成芯片-CN202210604092.9在审
发明人：姚欣洁;李忠儒;吕志伟;田希文;廖韦豪;戴羽腾;黄心岩;吴佳典 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-30 - 公布日： 2022-10-28 - 主分类号： H01L23/538 文献下载
摘要：一种集成芯片，包括：基板。第一导线，在基板上方。第二导线，在基板上方并相邻第一导线。第一介电盖，横向地在第一导线与第二导线之间。第一介电盖将第一导线与第二导线横向地分开。第一介电盖包括第一介电材料。第一空腔，在第一介电盖正下方以及横向地在第一导线与第二导线之间。第一空腔通过第一介电盖的一个或多个表面定义。
集成芯片

[发明专利]集成芯片-CN202210087692.2在审
发明人：何柏宽;吴佳典;朱韦臻;陈欣苹 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-25 - 公布日： 2022-08-09 - 主分类号： H01L23/538 文献下载
摘要：提供一种集成芯片。集成芯片包含基板。第一金属线包含第一金属材料，第一金属材料设置于第一层间介电(ILD)层内，第一层间介电层位于基板的上方。混合金属线设置于第一层间介电层内。混合金属线包含一对第一金属区段及第二金属区段，第一金属区段包含第一金属材料，一第二金属区段包含第二金属材料并侧向设置于此对第一金属区段之间。第二金属材料与第一金属材料不同。
集成芯片

[发明专利]集成电路及其制造方法-CN202210060867.0在审
发明人：赖韦安;邱德馨;彭士玮;林威呈;曾健庭;吴佳典 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-19 - 公布日： 2022-06-03 - 主分类号： H01L21/768 文献下载
摘要：本发明的实施例提供了一种集成电路，包括多个第一层深线和多个第一层浅线。该集成电路还包括多个第二层深线和多个第二层浅线。第一层深线和第一层浅线中的每个位于第一导电层中。第二层深线和第二层浅线中的每个位于第一导电层之上的第二导电层中。本发明的实施例还提供了一种制造集成电路的方法。
集成电路及其制造方法

[发明专利]集成电路及其形成方法-CN202110194397.2在审
发明人：彭士玮;吴佳典;曾健庭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-20 - 公布日： 2022-01-14 - 主分类号： H01L23/538 文献下载
摘要：公开了集成电路。该集成电路包含导电轨、信号轨、至少一个第一通孔以及至少一个第一导电部。该至少一个第一通孔设置在第一导电层与第二导电层之间，并且将信号轨的第一信号轨耦合至导电轨的至少一个。该第一信号轨配置为将供应信号传输通过至少一个第一通孔和导电轨的至少一个到达集成电路的至少一个元件。该至少一个第一导电部设置在第一导电层与第二导电层之间。该至少一个第一导电部耦合至导电轨的至少一个并且与第一信号轨分离。本发明的实施例还涉及形成集成电路的方法。
集成电路及其形成方法

[发明专利]集成电路及其制造方法-CN201710256641.7有效
发明人：陈志良;庄正吉;赖志明;吴佳典;杨超源;杨惠婷;曾健庭;萧锦涛;刘如淦;陈顺利;彭士玮;林天禄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-04-19 - 公布日： 2021-10-15 - 主分类号： H01L21/768 文献下载
摘要：本案揭露一种集成电路及其制造方法。本案提供一集成电路实例，此集成电路具有含金属切割的高阶二维金属连接，且提供制造此集成电路的方法。用于制造集成电路的导电互连层的示例性方法可包含：通过使用远紫外线微影术在集成电路的导电互连层上图案化导电连接件部分，其中导电连接件部分经图案化以横穿集成电路的不同层中的多个半导体结构而延伸；及将导电连接件部分切割为多个导电连接件段，其中导电连接件部分是通过从半导体结构之间的金属连接件部分的一或更多个位置上移除导电材料而切割的。本案的制造方法透过远紫外线微影术图案化导电连接件部分及移除导电材料切割导电连接件部分，如此使金属连接制程在单个半导体层上提供金属互连装置。
集成电路及其制造方法

[发明专利]制作半导体装置的方法-CN201711103608.7有效
发明人：陈志良;庄正吉;赖志明;吴佳典;杨超源;曾健庭;萧锦涛;刘如淦;林威呈;周雷峻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-10 - 公布日： 2021-09-21 - 主分类号： H01L21/768 文献下载
摘要：一种自对准通孔及利用由双重沟槽约束的自对准工艺形成所述通孔来制作半导体装置的方法。所述方法包括形成第一沟槽及在所述第一沟槽中沉积第一金属。此后，所述工艺包括在第一金属之上沉积介电层，使得所述介电层的顶表面处于与第一沟槽的顶表面实质上相同的水平高度。接下来，形成第二沟槽且通过蚀刻介电层的被第一沟槽与所述第二沟槽之间的重叠区暴露出的部分来形成通孔。通孔暴露出第一金属的一部分，且在第二沟槽中沉积第二金属，使得所述第二金属电耦合到所述第一金属。
制作半导体装置方法

[发明专利]集成电路二维形成互连及形成半导体结构的方法及其装置-CN201710395335.1有效
发明人： 吴佳典;刘相玮;杨岱宜;朱韦臻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-05-27 - 公布日： 2021-07-20 - 主分类号： H01L23/522 文献下载
摘要：本揭露揭示了集成电路以二维(two‑dimensional；2‑D)与一维(one‑dimensional；1‑D)图案布局互连。本揭露提供经由y方向上的二维互连来连接在一维图案布局的x方向上的偶数线或奇数线的方法。根据装置设计需要，二维互连可垂直于或不垂直于偶数线或奇数线。相比于在一维图案化制程中使用的常规自动对准多图案化(self‑aligned multiple patterning；SAMP)制程，提供了二维图案化的自由度。本文描述的二维图案化提供了与x及y两者方向上的临界尺寸匹配的线宽。在一维线之间或在二维互连与一维线的尾端之间的间距可保持为常数及最小值。
集成电路二维形成互连半导体结构方法及其装置

[发明专利]一种形成半导体器件的方法-CN201810191726.6有效
发明人：刘相玮;吴佳典;朱韦臻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-03-08 - 公布日： 2021-06-15 - 主分类号： H01L21/48 文献下载
摘要：一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明实施例涉及一种形成半导体器件的方法。
一种形成半导体器件方法

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