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[发明专利]半导体装置-CN201910567821.6有效
发明人：出口阳子;吉原正浩;鎌田义彦;児玉择洋 -专利权人：铠侠股份有限公司
申请日： 2019-06-27 - 公布日： 2023-10-17 - 主分类号： G11C13/00 文献下载
摘要：实施方式提供一种性能更高的半导体装置。一实施方式的半导体装置具备第1电流电路、第1电阻、第2电阻、第2电流电路、第3电阻。第1电流电路构成为使用第1电位在第1输出节点输出第1电流。第1电阻连接于第1输出节点。第2电阻具有与第1输出节点电性连接的第1端、第2端。第2电流电路构成为使用比第1电位高的第2电位在第2输出节点输出第2电流。第3电阻位于第2输出节点与第2电阻的第2端之间。
半导体装置

[发明专利]半导体存储装置以及存储器系统-CN201910580328.8有效
发明人：菅原昭雄;吉原正浩 -专利权人：铠侠股份有限公司
申请日： 2019-06-28 - 公布日： 2023-10-17 - 主分类号： G11C16/08 文献下载
摘要：实施方式提供一种能够提高处理能力的半导体存储装置以及存储器系统。根据实施方式，半导体存储装置包含：第1及第2平面(PBP)，分别包含存储单元阵列(20)，该存储单元阵列(20)包含至少能够保存第1及第2数据的多个存储单元；控制电路(16)；以及输入输出电路(10)。第1数据(低页)通过第1读出动作(BR)确定。第2数据(上页)通过第2读出动作(AR)及第3读出动作(CR)确定。在接收到第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据。在接收到第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据。
半导体存储装置以及存储器系统

[发明专利]存储装置-CN201780055728.6有效
发明人：伊东干彦;小柳胜;中谷真史;奥野晋也;长坂繁辉;吉原正浩;梅泽明;筑山慧至;河崎一茂 -专利权人：铠侠股份有限公司
申请日： 2017-03-23 - 公布日： 2023-05-12 - 主分类号： H01L27/10 文献下载
摘要：实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
存储装置

[发明专利]半导体存储装置-CN202010836080.X在审
发明人： 吉原正浩;渡邉寿和;宫田信晴;野沢安满;河野智仁;福田佐知江;伊藤明义;岩泽利光 -专利权人：铠侠股份有限公司
申请日： 2020-08-19 - 公布日： 2021-06-04 - 主分类号： H01L25/065 文献下载
摘要：本发明的实施方式提供一种高品质的半导体存储装置。本发明的实施方式的半导体存储装置包括第1及第2存储器芯片、第1～第3接合线及密封树脂。第1存储器芯片具备第1核心电路、第1～第3区域及第1～第3垫。第2存储器芯片具备第2核心电路、第4～第6区域及第4～第6垫。第1～第3接合线分别将第1垫与第3垫、第4垫与第6垫、第2垫与第5垫连接。第1～第3区域与密封树脂相接，第2存储器芯片是积层于第1存储器芯片之上。
半导体存储装置

[发明专利]半导体存储装置-CN201880097194.8在审
发明人：菅原昭雄;今本哲広;渡邉稔史;栫真己;増田考平;吉原正浩;安彦尚文 -专利权人：铠侠股份有限公司
申请日： 2018-11-06 - 公布日： 2021-04-13 - 主分类号： G11C16/16 文献下载
摘要：实施方式的半导体存储装置包含多个平面与定序器。多个平面分别具有多个作为存储单元的集合的块。定序器执行第1动作、及比第1动作短的第2动作。定序器当接收指示第1动作的执行的第1指令集时执行所述第1动作。定序器在执行第1动作的期间接收指示第2动作的执行的第2指令集时，基于作为第1动作对象的块的地址与作为第2动作对象的块的地址，暂停第1动作而执行第2动作或与第1动作并行地执行第2动作。
半导体存储装置

[发明专利]半导体存储装置-CN201910604774.8在审
发明人：安彦尚文;吉原正浩 -专利权人：东芝存储器株式会社
申请日： 2019-07-05 - 公布日： 2020-09-15 - 主分类号： H01L27/1157 文献下载
摘要：实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置(1)包括：存储单元(MT_n)及存储单元(MT_m)，连接于字线(WL_sel)；第1位线(BL)，连接于存储单元(MT_n)；第2位线(BL)，连接于存储单元(MT_m)；以及控制电路；所述控制电路包括：第1晶体管(Tr5)，设置于第1位线(BL)与节点(SEN_n)之间，包括电连接于节点(SEN_n)的一端；第2晶体管(Tr5)，设置于第2位线(BL)与节点(SEN_m)之间，包括电连接于节点(SEN_m)的一端；第2晶体管(Tr5)以与第1晶体管(Tr5)相邻的方式设置；所述控制电路构成为：一面将第1晶体管(Tr5)与第2晶体管(Tr5)的其中一个设为断开状态，一面将另一个设为接通状态。
半导体存储装置

[发明专利]半导体存储装置及存储器系统-CN201480049489.X有效
发明人： 吉原正浩;安彦尚文 -专利权人：东芝存储器株式会社
申请日： 2014-08-22 - 公布日： 2019-10-01 - 主分类号： G11C16/06 文献下载
摘要：以低电压而不使可靠性下降地进行数据读取。感测放大器具备：存储器串，其包括存储器单元；位线，其与存储器串的一端电连接；和感测放大器，其与位线电连接而进行感测。感测放大器具有：第一晶体管，其一端连接于位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于第二节点与感测节点之间；和第三晶体管，其栅连接于第一节点，且其电连接于第二节点与能调整电压的第三节点之间。
电连接感测放大器晶体管位线存储器串半导体存储装置存储器单元存储器系统电流路径调整电压感测节点数据读取一端连接低电压感测

[发明专利]半导体存储装置和存储数据的读取方法-CN201380079336.5有效
发明人：马思博;吉原正浩;阿部克巳 -专利权人：东芝存储器株式会社
申请日： 2013-07-08 - 公布日： 2019-07-30 - 主分类号： G11C16/02 文献下载
摘要：本发明提供能够提高感测放大器的读取特性的半导体存储装置和存储数据的读取方法。半导体存储装置具备感测放大器和控制器。感测放大器具有：对位线的电压进行箝位的第一晶体管、在由第一晶体管箝位了的电压节点与基准电压节点之间设置的第二晶体管以及夹插于充放电节点与由第一晶体管箝位了的电压节点之间的第三晶体管。控制器，在第一工作模式中，使第一晶体管和第二晶体管导通，使第三晶体管截止。在第二工作模式中，使第三晶体管导通，在第三工作模式中，使第一晶体管导通、使第二晶体管截止、使第三晶体管导通并使第四晶体管导通。
半导体存储装置数据读取方法

[发明专利]存储装置-CN201680089186.X在审
发明人：伊东干彦;小柳胜;中谷真史;吉原正浩;奥野晋也;长坂繁辉 -专利权人：东芝存储器株式会社
申请日： 2016-09-23 - 公布日： 2019-04-26 - 主分类号： H01L27/10 文献下载
摘要：本实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接于所述第1电路，所述第1端子的第2端部连接于所述第1电压产生电路。所述第2端子的第3端部连接于所述第3端子，所述第2端子的第4端部连接于所述第2电压产生电路。所述第3端子的第5端部连接于所述第2电路，所述第3端子的第6端部经由所述第2端子连接于所述第2电压产生电路。在相对所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
存储芯片端部连接电压产生电路电路存储装置端部重叠接口芯片表面垂直端子连接

[发明专利]半导体存储装置-CN201310399688.0在审
发明人：阿部克巳;吉原正浩 -专利权人：株式会社东芝
申请日： 2013-09-05 - 公布日： 2014-09-24 - 主分类号： G11C16/04 文献下载
摘要：根据一个实施方式，半导体存储装置设有NAND串和读出放大器。NAND串包含保存3级别以上的值的存储单元晶体管，且NAND串一端连接于位线，在另一端被施加单元源电压。读出放大器读出保存到了存储单元晶体管的值。半导体存储装置在识别保存到了存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；在识别保存到了存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将单元源电压设为比第1电压低的第2电压，在识别为所保存的值为最高的值以外的值的情况下，将位线的电压设为第2电压。
半导体存储装置

[发明专利]非易失性半导体存储器-CN200810081774.6无效
发明人：细野浩司;吉原正浩;中村大;甲斐洋一 -专利权人：株式会社东芝
申请日： 2008-03-13 - 公布日： 2008-09-17 - 主分类号： H01L27/115 文献下载
摘要：根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A－u和13B－u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A－u和13B－u)。
非易失性半导体存储器

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