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[发明专利]半导体装置-CN202011126718.7在审
发明人：长谷川和功;谷藤雄一;中村弘幸;佐藤幸弘;下山浩哉 -专利权人：瑞萨电子株式会社
申请日： 2020-10-20 - 公布日： 2021-05-07 - 主分类号： H01L23/31 文献下载
摘要：本公开的各实施例涉及半导体装置。一种半导体装置包括：半导体芯片，该半导体芯片包括用于进行开关的场效应晶体管；裸片焊盘，半导体芯片经由第一键合材料被安装在该裸片焊盘上；引线，该引线通过金属板电连接到用于半导体芯片的源极的焊盘；引线耦合部，与引线一体地形成；以及用于密封它们的密封部。用于半导体芯片的漏极的背表面电极与裸片焊盘经由第一键合材料键合，金属板与用于半导体芯片的源极的焊盘经由第二键合材料键合，并且金属板与所引线耦合部经由第三键合材料键合。第一键合材料、第二键合材料和第三键合材料具有导电性，并且第一键合材料和第二键合材料中的每一项的弹性模量低于第三键合材料的弹性模量。
半导体装置

[发明专利]半导体器件-CN201510632177.8有效
发明人：舩津胜彦;佐藤幸弘;金泽孝光;小井土雅宽;田谷博美 -专利权人：瑞萨电子株式会社
申请日： 2015-09-29 - 公布日： 2020-05-19 - 主分类号： H01L23/488 文献下载
摘要：本发明提供一种半导体器件，其目的在于，抑制半导体器件的可靠性降低。半导体器件具有：形成在陶瓷衬底(CS1)上的多个金属图案(MP)；和搭载在多个金属图案(MP)中的一部分上的半导体芯片(CP)。另外，在多个金属图案(MP)的周缘部形成有多个凹部(DP)。另外，在多个金属图案(MP)中的与半导体芯片(CP)重叠的区域不形成多个凹部(DP)。另外，在多个金属图案(MP)中的、配置在最靠近陶瓷衬底(CS1)的上表面(CSt)的周缘部的位置的多个金属图案(MPT)上设置有多个凹部(DP)。
半导体器件

[发明专利]半导体器件-CN201510633696.6有效
发明人： 佐藤幸弘;舩津胜彦;金泽孝光;小井土雅宽;田谷博美 -专利权人：瑞萨电子株式会社
申请日： 2015-09-29 - 公布日： 2020-03-27 - 主分类号： H01L25/10 文献下载
摘要：本发明提供一种半导体器件，抑制半导体器件的可靠性降低。半导体器件具有形成于陶瓷衬底(CS1)上的多个金属图案(MP)以及搭载于多个金属图案(MP)的多个半导体芯片。另外，多个金属图案(MP)具有相互相对的金属图案(MPH)和金属图案(MPU)。另外，设置于金属图案(MPH)与金属图案(MPU)之间且从多个金属图案(MP)暴露的区域(EX1)沿着金属图案(MPH)的延伸方向以锯齿状延伸。
半导体器件

[发明专利]半导体器件及其制造方法-CN201510623157.4有效
发明人：武藤晃;板东晃司;佐藤幸弘;御田村和宏 -专利权人：瑞萨电子株式会社
申请日： 2015-09-25 - 公布日： 2019-10-08 - 主分类号： H01L23/48 文献下载
摘要：半导体器件及其制造方法，提高半导体器件的可靠性。在引线框架(LF)设有一对悬吊部(HL)，并且夹具(CLP)由主体部(BDU)和一对延伸部(EXU)构成，以此为前提，一对延伸部(EXU)搭载于一对悬吊部(HL)上而被支承。由此，夹具(CLP)被搭载于引线(LD1)上(1点)和一对悬吊部(HL)上(2点)，夹具(CLP)被这些部件3点支承。
半导体器件及其制造方法

[发明专利]半导体装置-CN201510876267.1有效
发明人：御田村和宏;板东晃司;佐藤幸弘;金泽孝光 -专利权人：瑞萨电子株式会社
申请日： 2015-12-03 - 公布日： 2019-08-13 - 主分类号： H01L23/48 文献下载
摘要：本发明涉及半导体装置，提高半导体装置的放热特性。例如，半导体装置(PKG1)具有与搭载了成为热源的半导体芯片(CHP1)的芯片搭载部(TAB1)的第2部分(P2)连接的引线(LD1A(P2))以及与搭载了成为热源的半导体芯片(CHP1)的芯片搭载部(TAB1)的第3部分(P3)连接的引线(LD1A(P3))。并且，引线(LD1A(P2))与引线(LD1A(P3))分别具有从密封体(MR)突出的突出部分。由此，能够提高半导体装置(PKG1)的放热特性。
半导体装置

[发明专利]半导体器件-CN201610127875.7有效
发明人： 佐藤幸弘;宇野友彰 -专利权人：瑞萨电子株式会社
申请日： 2009-06-10 - 公布日： 2019-05-07 - 主分类号： H01L25/11 文献下载
摘要：本发明提供一种半导体器件。在半导体器件(SM1)的封装(PA)内包装了形成有功率金氧半场效晶体管的半导体芯片(4PH，4PL)、和形成有控制其动作的控制电路的半导体芯片(4D)，半导体芯片(4PH，4PL，4D)各自被搭载在印模焊垫(7D1，7D2，7D3)上。高边的半导体芯片(4PH)的源电极用的接合焊垫(12S1，12S2)，经由金属板(8A)与印模焊垫(7D2)电连接。在印模焊垫(7D2)的上表面设有形成于搭载了半导体芯片(4PL)的区域的电镀层(9b)、以及形成于接合有金属板(8A)的区域的电镀层(9c)，电镀层(9b)和电镀层(9c)经由未形成有电镀层的区域被隔开。本发明可提高半导体器件的可靠性。
半导体器件

[发明专利]半导体器件及其制造方法-CN201810226534.4在审
发明人： 佐藤幸弘;清原俊范 -专利权人：瑞萨电子株式会社
申请日： 2018-03-19 - 公布日： 2018-11-13 - 主分类号： H01L23/49 文献下载
摘要：本发明提供半导体器件及其制造方法，能提高半导体器件的性能。一实施方式的半导体器件具有导线(12)，其在形成于半导体芯片的绝缘膜上的开口部(13H1)处，在一个接合面(SEt1)的多个部位接合。另外，半导体器件具有以与接合面(SEt1)接触的方式封固上述半导体芯片及导线(12)的封固体。接合面(SEt1)具有供导线(12)的接合部(12B1)接合的区域(SER1)、供导线(12)的接合部(12B2)接合的区域(SER2)、以及位于区域(SER1)与区域(SER2)之间的区域(SER3)。区域(SER3)的宽度(WH3)比区域(SER1)的宽度(WH1)及区域(SER2)的宽度(WH2)小。
半导体器件接合接合面半导体芯片接合部绝缘膜开口部封固制造

[实用新型]半导体器件-CN201820371520.7有效
发明人： 佐藤幸弘;清原俊范 -专利权人：瑞萨电子株式会社
申请日： 2018-03-19 - 公布日： 2018-10-02 - 主分类号： H01L23/49 文献下载
摘要：本实用新型提供半导体器件，能提高半导体器件的性能。一实施方式的半导体器件具有导线(12)，其在形成于半导体芯片的绝缘膜上的开口部(13H1)处，在一个接合面(SEt1)的多个部位接合。另外，半导体器件具有以与接合面(SEt1)接触的方式封固上述半导体芯片及导线(12)的封固体。接合面(SEt1)具有供导线(12)的接合部(12B1)接合的区域(SER1)、供导线(12)的接合部(12B2)接合的区域(SER2)、以及位于区域(SER1)与区域(SER2)之间的区域(SER3)。区域(SER3)的宽度(WH3)比区域(SER1)的宽度(WH1)及区域(SER2)的宽度(WH2)小。
半导体器件接合接合面半导体芯片接合部本实用新型绝缘膜开口部封固

[发明专利]半导体器件-CN201410306691.8有效
发明人：船津胜彦;佐藤幸弘;谷藤雄一;宇野友彰 -专利权人：瑞萨电子株式会社
申请日： 2014-06-30 - 公布日： 2018-01-16 - 主分类号： H01L23/48 文献下载
摘要：本发明公开了一种半导体器件，包括第一芯片安装部分、布置在第一芯片安装部分之上的第一半导体芯片、形成在第一半导体芯片的表面中的第一焊盘、用作外部耦合端子的第一引线、将第一焊盘和第一引线电耦合的第一传导构件以及密封体，该密封体密封第一芯片安装部分的一部分、第一半导体芯片、第一引线的一部分和第一传导构件。第一传导构件包括第一板状部分和与第一板状部分一体地形成的第一支撑部分。第一支撑部分的末端从密封体暴露，并且第一支撑部分形成有第一弯曲部分。
半导体器件

[实用新型]半导体器件-CN201520762772.9有效
发明人：舩津胜彦;佐藤幸弘;金泽孝光;小井土雅宽;田谷博美 -专利权人：瑞萨电子株式会社
申请日： 2015-09-29 - 公布日： 2016-03-09 - 主分类号： H01L23/12 文献下载
摘要：本实用新型提供一种半导体器件，其目的在于，抑制半导体器件的可靠性降低。半导体器件具有：形成在陶瓷衬底(CS1)上的多个金属图案(MP)；和搭载在多个金属图案(MP)中的一部分上的半导体芯片(CP)。另外，在多个金属图案(MP)的周缘部形成有多个凹部(DP)。另外，在多个金属图案(MP)中的与半导体芯片(CP)重叠的区域不形成多个凹部(DP)。另外，在多个金属图案(MP)中的、配置在最靠近陶瓷衬底(CS1)的上表面(CSt)的周缘部的位置的多个金属图案(MPT)上设置有多个凹部(DP)。
半导体器件

[实用新型]半导体器件-CN201520754095.6有效
发明人：武藤晃;板东晃司;佐藤幸弘;御田村和宏 -专利权人：瑞萨电子株式会社
申请日： 2015-09-25 - 公布日： 2016-03-02 - 主分类号： H01L23/492 文献下载
摘要：一种半导体器件，提高半导体器件的可靠性。在引线框架(LF)设有一对悬吊部(HL)，并且夹具(CLP)由主体部(BDU)和一对延伸部(EXU)构成，以此为前提，一对延伸部(EXU)搭载于一对悬吊部(HL)上而被支承。由此，夹具(CLP)被搭载于引线(LD1)上(1点)和一对悬吊部(HL)上(2点)，夹具(CLP)被这些部件3点支承。
半导体器件

[实用新型]半导体器件-CN201520764326.1有效
发明人： 佐藤幸弘;舩津胜彦;金泽孝光;小井土雅宽;田谷博美 -专利权人：瑞萨电子株式会社
申请日： 2015-09-29 - 公布日： 2016-02-17 - 主分类号： H01L23/12 文献下载
摘要：本实用新型提供一种半导体器件，抑制半导体器件的可靠性降低。半导体器件具有形成于陶瓷衬底(CS1)上的多个金属图案(MP)以及搭载于多个金属图案(MP)的多个半导体芯片。另外，多个金属图案(MP)具有相互相对的金属图案(MPH)和金属图案(MPU)。另外，设置于金属图案(MPH)与金属图案(MPU)之间且从多个金属图案(MP)暴露的区域(EX1)沿着金属图案(MPH)的延伸方向以锯齿状延伸。
半导体器件

[发明专利]半导体器件的制造方法-CN201310439966.0在审
发明人：舩津胜彦;宇野友彰;植栗徹;佐藤幸弘 -专利权人：瑞萨电子株式会社
申请日： 2013-09-25 - 公布日： 2014-03-26 - 主分类号： H01L21/60 文献下载
摘要：本发明涉及半导体器件的制造方法。本发明的目的是提高将带施加于基板的后表面时的可靠性，同时确保施加于基板的后表面的带的耐热性。在设置于支撑部件内的沟道的底表面与驱动器IC芯片的上表面之间存在间隙。另一方面，引线框的上表面侧由支撑部件支撑，使得沟道的底表面接触安装于低MOS芯片之上的低MOS夹片的上表面。因而，即使在驱动器IC芯片和低MOS芯片被安装于引线框的上表面侧之上的状态下，带也能够被可靠地施加于引线框的后表面，特别地，施加于产品区的后表面。
半导体器件制造方法

[发明专利]在金属表面的微细结构覆膜形成液-CN201280024263.5有效
发明人：盐泽明;楯恒夫;佐藤幸弘;川村绿;白鸟刚;白鸟聪 -专利权人：盐泽明;楯恒夫;佐藤幸弘;川村绿
申请日： 2012-05-18 - 公布日： 2014-02-19 - 主分类号： C23C22/36 文献下载
摘要：本发明的目的在于提供一种在金属表面的微细结构覆膜形成液，其仅将金属产品浸渍于液体中、或仅将液体涂布/喷涂到金属产品上，就能够完全地去除金属产品表面的锈，并且能够在金属产品表面形成具有大小为1μm以下的晶体或凹凸的微细结构覆膜，能够形成使表面积增加、杂质不易进入到晶体内、进而覆膜容易追随于金属基材的变形的微细结构覆膜。对于在金属表面的微细结构覆膜形成液，其以磷酸、有机酸、非离子型的氟系表面活性剂和水作为必需成分，含有2～60质量%前述磷酸、含有0.02～5质量%前述有机酸、含有0.005～0.2质量%前述非离子型的氟系表面活性剂。
金属表面微细结构形成

[发明专利]半导体器件-CN201310116661.6有效
发明人： 佐藤幸弘;宇野友彰 -专利权人：瑞萨电子株式会社
申请日： 2009-06-10 - 公布日： 2013-07-24 - 主分类号： H01L25/11 文献下载
摘要：本发明提供一种半导体器件。在半导体器件(SM1)的封装(PA)内包装了形成有功率金氧半场效晶体管的半导体芯片(4PH，4PL)、和形成有控制其动作的控制电路的半导体芯片(4D)，半导体芯片(4PH，4PL，4D)各自被搭载在印模焊垫(7D1，7D2，7D3)上。高边的半导体芯片(4PH)的源电极用的接合焊垫(12S1，12S2)，经由金属板(8A)与印模焊垫(7D2)电连接。在印模焊垫(7D2)的上表面设有形成于搭载了半导体芯片(4PL)的区域的电镀层(9b)、以及形成于接合有金属板(8A)的区域的电镀层(9c)，电镀层(9b)和电镀层(9c)经由未形成有电镀层的区域被隔开。本发明可提高半导体器件的可靠性。
半导体器件

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