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[发明专利]占空比调节电路及输出电路-CN202111564229.4在审
发明人：杨一帆;王悦 -专利权人：普源精电科技股份有限公司
申请日： 2021-12-20 - 公布日： 2022-04-29 - 主分类号： H03K5/156 文献下载
摘要：本发明提供一种占空比调节电路及输出电路。占空比调节电路包括：输入模块、电流模式逻辑模块和输出模块。电流模式逻辑模块，包括至少两支电流模式逻辑电路，至少两支电流模式逻辑电路工作时对差分信号占空比的调节程度不同，电流模式逻辑电路与输入模块连接，以接收输入模块输入的初始差分信号；输出模块，输出模块与至少一支电流模式逻辑电路连接，以输出目标差分信号。该占空比调节电路，各电流模式逻辑电路对差分信号占空比的调节程度不同，使得占空比调节电路对初始差分信号的占空比调节的范围可准确、灵活地调节，设计简单，具有较高的可复制性，在版图设计时更加便捷。
调节电路输出

[发明专利]一种具有达峰标记输出的峰值保持电路-CN202210040211.2在审
发明人：王巍;黎淼;赵汝法;樊琦 -专利权人：重庆中易智芯科技有限责任公司
申请日： 2022-01-14 - 公布日： 2022-04-19 - 主分类号： H03K5/1532 文献下载
摘要：本发明请求保护一种具有达峰标记输出的峰值保持电路，包括峰值保持电路，峰值检测电路，峰值标记输出缓冲器。其中，峰值保持电路的输出来自于前一级的输出，可为滤波成型器的输出或者为其他检测电路输出的辐射信号，峰值保持电路的两个输出端分别为峰值输出和电流镜电压信号，电流镜电压信号连接到峰值检测电路的输入端，峰值检测电路的输出端连接到峰值标记输出缓冲器，峰值标记输出缓冲器再将峰值标记信号输出到其他模块。本发明的峰值保持电路可将前一级电压信号的波形保持在其峰值，峰值检测电路能在峰值到来时迅速做出反应并输出相应的标记信号，峰值标记输出缓冲器能将峰值检测电路输出的标记信号转换为对应的脉冲信号。
一种具有标记输出峰值保持电路

[实用新型]一种时钟削峰正弦波与方波转换电路-CN202122876204.X有效
发明人：丁哲壮 -专利权人：太仓市同维电子有限公司
申请日： 2021-11-19 - 公布日： 2022-04-15 - 主分类号： H03K5/156 文献下载
摘要：一种时钟削峰正弦波与方波转换电路。本产品其组成包括:钟振TCXO，所述的钟振TCXO连接10nf电容C1和10nf电容C2，所述的10nf电容C2连接100k电阻R1和100k电阻R2，所述的100k电阻R1与所述的100k电阻R2连接SN74aup1G04芯片，所述的SN74aup1G04芯片连接10nf电容C3，所述的SN74aup1G04芯片连接150R电阻R4，所述的150R电阻R4连接10nf电容C4，所述的10nf电容C4连接75R电阻R5，所述的75R电阻R5连接50Ω输出时钟，所述的SN74aup1G04芯片连接CMOS方波。本实用新型用于时钟削峰正弦波与方波转换。
一种时钟正弦波方波转换电路

[实用新型]一种多芯片信道捆绑的通讯设备系统的时钟电路-CN202122075893.4有效
发明人：冯钦成 -专利权人：深圳市研强物联技术有限公司
申请日： 2021-08-30 - 公布日： 2022-03-11 - 主分类号： H03K5/15 文献下载
摘要：本实用新型提供了一种多芯片信道捆绑的通讯设备系统的时钟电路，包括无源晶体振荡模块、时钟整形模块、偏置模块和时钟缓冲模块，所述无源晶体振荡模块通过时钟整形模块与所述时钟缓冲模块连接，所述时钟整形模块与所述偏置模块连接，所述无源晶体振荡模块包括主芯片U1，所述时钟整形模块包括隔直电容C1和双反向门芯片U2，所述隔直电容C1的一端与所述主芯片U1的XTALI引脚连接，所述隔直电容C1的另一端与所述双反向门芯片U2的第一个反向门U2A的输入端连接。本实用新型的有益效果是：解决了不能使用外部有源时钟情况下获取多路同频率时钟问题，使得多芯片信道捆绑的相邻频道间隔为0，大大提高了频谱利用率。
一种芯片信道捆绑通讯设备系统时钟电路

[发明专利]一种可变电平差分单端可转换脉冲输出电路-CN202110669698.6有效
发明人：高飞;景国丰;张同欣;陈扬 -专利权人：烟台环球机床装备股份有限公司;烟台环球数控科技有限公司
申请日： 2021-06-17 - 公布日： 2022-03-04 - 主分类号： H03K5/15 文献下载
摘要：本发明公开了一种可变电平差分单端可转换脉冲输出电路，包括两个推挽电路、电路供电高电平端、电路供电低电平端和光耦，两个推挽电路分别为第一推挽电路和第二推挽电路，第一推挽电路是由第一上三极管、第一控制三极管、上拉电阻、第一下三极管和第一推挽电路输出端组成，第二推挽电路是由第二上三极管、第二控制三极管、下拉电阻、第二下三极管和第二推挽电路输出端组成，第一控制三极管上的基极和第二控制三极管上的基极相连接，第一控制三极管上的基极和第二控制三极管上的基极相连接后共同连接光耦。本发明结构设计合理，使得一个接口可以同时兼容差分脉冲输出和单端脉冲输出，从而同时能对各种电平有良好的兼容性。
一种可变电平差分单端可转换脉冲输出电路

[发明专利]一种多抽头延时电路-CN202111401369.X在审
发明人：黄晓国;陈顺阳;陈加锐;张琦 -专利权人：中国电子科技集团公司第三十六研究所
申请日： 2021-11-19 - 公布日： 2022-03-01 - 主分类号： H03K5/15 文献下载
摘要：本发明公开了一种多抽头延时电路。多抽头延时电路包括：具有N个输出端的分路电路、具有N个输入端的合路电路和N个抽头，N个抽头并联连接在所述分路电路和所述合路电路之间，N为大于1的自然数；分路电路和所述合路电路是可重构电路，所述分路电路的各输出端对应的输出功率可调节，所述合路电路的各输入端对应的输入功率可调节。本发明的技术方案对多抽头延时电路的射频输入信号进行按需分配，将部分抽头衰减出来的能量提供给其他需要的抽头，较大程度上避免使用放大器等有源器件。
一种抽头延时电路

[发明专利]一种可读静态位置的正交编码器及其使用方法-CN202111420000.3在审
发明人：陈冠廷;魏海峰;陈椒娇 -专利权人：江苏科技大学
申请日： 2021-11-26 - 公布日： 2022-03-01 - 主分类号： H03K5/156 文献下载
摘要：本发明公开了一种可读静态位置的正交编码器及其使用方法，正交编码器包括：Z信号产生模块、P信号产生模块、转速计算模块；Z信号产生模块与转速计算模块相连接；P信号产生模块与所述转速计算模块相连接。本发明通过将Z信号与P信号合并，在不改变原有电路框架的情况下，能够准确读取电机静态时初始位置，减少了电路和控制流程的复杂性，节省材料，降低成本；同时Z信号与P信号不同工作模式下相互转换，大幅度提高芯片使用效率，提高精度并且优化计算时间；动态时对Z信号的动态调整，更加保证了Z相脉宽的稳定性。
一种可读静态位置正交编码器及其使用方法

[发明专利]用于控制时钟信号的设备和方法-CN202110634776.9在审
发明人：楠田义宪 -专利权人：美国亚德诺半导体公司
申请日： 2021-06-08 - 公布日： 2022-02-25 - 主分类号： H03K5/156 文献下载
摘要：提供用于控制时钟信号的设备和方法。在某些实施方案中，半导体管芯包括核心电路和向核心电路提供时钟信号的时钟接口电路。时钟接口电路包括用于产生振荡器信号的振荡器和比较器，该比较器用于基于将时钟接口引脚的电特性与比较阈值进行比较来控制时钟接口电路在选定时钟控制模式下的操作。选定时钟控制模式选自：第一时钟控制模式，其中时钟接口电路基于在时钟接口引脚上接收到的输入时钟信号生成时钟信号；或第二时钟控制模式，其中时钟接口电路基于振荡器信号生成时钟信号。
用于控制时钟信号设备方法

[发明专利]一种校准电路、校准方法、接口和相关设备-CN202111319415.1在审
发明人：梁岩;王文根 -专利权人：成都海光微电子技术有限公司
申请日： 2021-11-09 - 公布日： 2022-02-25 - 主分类号： H03K5/156 文献下载
摘要：本发明提供了一种校准电路、校准方法、接口和相关设备，校准电路包括时钟生成模块、数据采样模块和校准模块；时钟生成模块用于根据第一时钟信号，获得第一采样时钟信号至第N采样时钟信号；数据采样模块用于根据第一采样时钟信号至第N采样时钟信号，对第一数据信号进行采样，获得第一采样数据信号至第N采样数据信号；其中，任一采样时钟信号用于生成第二时钟信号，对应的采样数据信号用于生成第二数据信号；校准模块用于获得第一采样数据信号至第N采样数据信号的比较结果，并判断比较结果与初始比较结果是否相同，若不同，根据比较结果输出相应的控制信号至时钟生成模块或数据采样模块，以校准第二时钟信号和第二数据信号的相位关系。
一种校准电路方法接口相关设备

[发明专利]一种时钟占空比调节电路、方法及电子设备-CN202111413173.2在审
发明人：张伟;黄瑞锋;钱雅倩 -专利权人：海光信息技术股份有限公司
申请日： 2021-11-25 - 公布日： 2022-02-25 - 主分类号： H03K5/156 文献下载
摘要：本申请涉及一种时钟占空比调节电路、方法及电子设备，属于电子电路技术领域。该时钟占空比调节电路包括差分时钟电路、控制信号电路、占空比调节电路。差分时钟电路用于输出第一差分时钟信号和第二差分时钟信号；控制信号电路用于根据第一差分时钟信号和第二差分时钟信号检测第一时钟信号的高电平宽度、低电平宽度，并根据高电平宽度及低电平宽度的差值产生调节时钟占空比的控制信号；占空比调节电路用于根据控制信号调整第一时钟信号的占空比，使调整后的第一时钟信号的占空比逼近50％，并输出调整后的第一时钟信号。该时钟占空比调节电路具有电路结构简单、响应速度快、版图设计完成后占用面积较小等优点。
一种时钟调节电路方法电子设备

[发明专利]模数数据转换器和/或数模数据转换器的同步的方法-CN201680065692.5有效
发明人： E·布安;R·洛布;J·利古扎特;M·斯塔克勒尔 -专利权人：特利丹E2V半导体简化股份公司
申请日： 2016-11-04 - 公布日： 2022-02-25 - 主分类号： H03K5/1534 文献下载
摘要：在一种数据处理结构中，包括：控制单元和将与公共参考时钟CLK的有效沿同步的转换器CNj；同步方法，其涉及将转换器布置到至少一个串行链中；以及通过将由控制单元发射的同步信号SYNC‑m传播到链中下一个转换器的同步输入IN来同步转换器的过程，所述信号在与时钟的有效沿再同步之后被每个转换器重新发送为输出OUT。每个转换器都包括同步配置寄存器REG，其包含至少一个极性参数Sel‑edgej，该极性参数设定参考时钟沿的极性，以可靠地检测在转换器的输入处接收的同步信号。相位参数Sel‑shiftj也能够使转换器的n个转换芯的采样时钟的相位同步，所述n个转换芯工作在通过将参考时钟CLK频率除以n获得的采样频率上。
数据转换器数模同步方法

[发明专利]AMR传感器开关芯片的时序控制电路架构及控制方法-CN202111424823.3在审
发明人：肖登艳;陈忠志;彭卓;赵翔 -专利权人：成都芯进电子有限公司
申请日： 2021-11-26 - 公布日： 2022-02-18 - 主分类号： H03K5/156 文献下载
摘要：本发明公开了一种AMR传感器开关芯片的时序控制电路架构，快时钟电路的F_CLK输出端接第一组合逻辑运算模块的CLK_1输入端和第二组合逻辑运算模块的CLK输入端，快时钟电路的EN输入端接第一组合逻辑运算模块的EN输出端；慢时钟电路的S_CLK输出端接第一组合逻辑运算模块的CLK_2输入端；第一组合逻辑运算模块的采用信号输出端输出采样信号，EN输出端输出检测使能信号；第二组合逻辑运算模块的比较器使能信号输出端输出比较器使能信号，斩波输出端输出两相斩波信号。本发明可降低磁阻开关芯片的工作电流，减小工作能耗，不易产生毛刺信号，采用斩波失调消除技术提高检测精度。
amr 传感器开关芯片时序控制电路架构控制方法

[实用新型]一种24路功分器-CN202121695228.9有效
发明人：吴刚 -专利权人：成都川美新技术股份有限公司
申请日： 2021-07-23 - 公布日： 2022-02-11 - 主分类号： H03K5/15 文献下载
摘要：本实用新型公开了一种24路功分器，包括：多个信号驱动器单元、电源供电单元、指示灯驱动单元和信号输入端；所述信号输入端与指示灯驱动单元的输入端连接，还通过等长线上的电阻与每个信号驱动器单元的4个输入端连接；所述多个信号驱动器单元的多个输出端作为24路功分器的24路输出端；所述电源供电单元的输出端分别与多个信号驱动器单元的供电端和指示灯驱动单元的供电端连接；本实用新型解决了授时设备的秒脉冲信号功分器驱动能力有限的问题。
一种 24 路功分器

[发明专利]单电容占空比可控振荡器-CN201810376609.7有效
发明人：奚冬杰;罗永波;宣志斌 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2018-04-25 - 公布日： 2022-01-25 - 主分类号： H03K5/156 文献下载
摘要：本发明公开了一种单电容占空比可控振荡器，包括第一电流源I1、第一、二、三、四、五、六、七、八NMOS管、第一电容C1、第一电阻R1、第一反相器INV1、第一、二、三、四、五、六、七PMOS管；第一电容C1为充放电电容，第四、六NMOS管构成放电支路，第三PMOS管MP3构成充电支路，调节第三、四NMOS管镜像电流源的比例即可控制输出电压的占空比。本发明通过使用两条独立支路对第一电容C1进行充放电操作，可获得任意所需占空比；通过第七、八NMOS管精确设置了电路充放电的上下翻转点，降低了电路复杂度和功耗；同时第七、八NMOS管通过对电路上下翻转点引入迟滞，提高了电路抗干扰能力。
电容可控振荡器

[发明专利]同源异相时钟生成装置、方法和设备-CN202111428522.8在审
发明人：吴劲;李洋;胡建国;王德明;丁颜玉;段志奎;秦军瑞 -专利权人：广州智慧城市发展研究院
申请日： 2021-11-29 - 公布日： 2022-01-07 - 主分类号： H03K5/15 文献下载
摘要：本发明提供一种同源异相时钟生成装置、方法和设备。该装置包括：依次连接的自动校准模块、延时配置模块和延时模块；其中，自动校准模块用于根据输入的自动校准使能信号，获取目标相差对应开启的延时单元的第一信息；根据第一信息，确定输入的第一相差对应的延时单元的第二信息；延时配置模块，用于根据第二信息，输出第一控制信号；延时模块，用于根据第一控制信号以及源时钟，开启延时模块中的延时单元，并输出同源异相时钟。本发明可以高效地生成相差精准的同源异相时钟。
同源时钟生成装置方法设备