[发明专利]半导体存储装置的输入电路

说明书

发明所属的技术领域

本发明涉及半导体存储装置的输入电路，尤其是涉及相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路。

现有技术

根据传统的技术，在动态随机存取存储器(以下简称DRAM)的各控制信号输入端上，安置了输入缓冲器，用于把外部给予的控制信号/EXT变换为内部控制信号/INT，并把它提供给内部电路。

图8是表示现有的DRAM输入缓冲器80结构的电路图。

参照图8，这个输入缓冲器80包含“或非”门81，反相器82，P通道MOS晶体管83。“或非”门81的一个输入结点81a接收外部信号/EXT，另一个输入结点81b与接地电位GND的线(以下称为接地线)71相连。

如图9所示，“或非”门81包含串联在电源线70和输出结点N81之间的P沟道MOS晶体管91，92，和并联在输出结点N81和接地线71之间的N沟道MOS晶体管93，94。MOS晶体管92和93的栅极接到一个输入结点81a，而MOS晶体管91和94的栅极接到另一个输入结点81b。因为“或非”门81的另一个输入结点81b接地，所以“或非”门81对外部信号/EXT是作为由MOS晶体管92，93构成的反相器运行的。

反相器82接收“或非”门81的输出，而输出内部信号/INT。P沟道MOS晶体管83连接在电源电位线Vcc(以下称为电源线)70和反相器82的输入结点之间，其栅极接收反相器82的输出。反相器82和P沟道MOS晶体管83构成半个锁存电路。

当外部信号/EXT从非激活电平的“H”电平降落到激活电平的“L”电平时，反相器82的输出，即内部信号/INT，由“H”电平降落到“L”电平，P沟道MOS晶体管83导通，内部信号/INT锁定在“L”电平。当外部信号/EXT由激活电平的“L”电平上升到非激活电平的H电平时，则内部信号/INT由“L”电平上升到“H”电平，P沟道MOS晶体管83不导通，半锁存解除。

发明解决的课题

因为现有的输入缓冲器80由以上所述的结构构成，当开始从DRAM输出数据，而电源电位Vcc暂时下降时，在外部信号/EXT处在激活电平的“L”电平期间，“或非”门81的输出结点N81的电位降低，反相器82的输出，即内部信号/INT的电平，稍有上升。结果，存在由内部信号/INT控制的内部电路发生误动作的问题。

因此，本发明的主要目的是提供一种即使在数据输出期间也稳定运行的半导体存储装置的输入电路。

解决上述课题采用的方法

根据权利要求1有关的发明，是相应于在某一时间由第一逻辑电位变化到第二逻辑电位的外部信号，产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路；此半导体存储装置的输入电路配备有：

连接在第一电源电位线和输出结点之间，其输入电极接受外部信号，相应于外部信号从第一逻辑电位变化为第二逻辑电位而导通的第一通导型的第一晶体管；

连接在与第一电源电位不同的第二电源电位线和输出结点之间，其输入电极接受外部信号，相应于外部信号从第一逻辑电位变化为第二逻辑电位而成为非导通的第二通导型第二晶体管；

其输入电极接受外部信号的第一通导型的第三晶体管及

在半导体存储装置的数据输出期间把第三晶体管连接在第一电源电位线和输出结点之间的连接装置。

根据权利要求2有关的发明，是相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号，而产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路，此半导体存储装置的输入电路配备有：

在半导体存储装置的数据输出期间启动，具有第一逻辑电位和第二逻辑电位之间的阈值电位，输出外部信号的反相信号的第一倒相电路；在半导体存储装置的数据输出期间以外的时间启动，具有第一阈值电位和第二逻辑电位之间的第二阈值电位，输出外部信号的反相信号的第二倒相电路；以及

相应于从第一及第二倒相电路中至少一种输出第一逻辑电位，而产生内部信号的逻辑电路；

此外，根据权利要求3有关的发明，是相应于在某一时间从第一逻辑电位变化为第二逻辑电位的外部信号，而产生内部信号，并把这个内部信号提供给内部电路的半导体存储装置的输入电路，它配备有：

具有第一逻辑电位和第二逻辑电位之间的第一阈值电位，输出外部信号的反相信号的第一倒相电路；