[发明专利]半导体器件及其制造方法

说明书

本发明涉及半导体器件中的一种隔离膜及形成该膜的方法，特别是涉及通过在一隔离区上的SOI(绝缘体上的硅)层中注入杂质离子来增大有源区的尺寸和改善隔离膜平整度(planarization)的半导体器件中的隔离膜及形成该膜的方法。

目前，随着半导体器件的集成度越来越高，一种SOI晶体管被用于作为下一代的晶体管。其电性能，例如击穿特性和阈值电压，与通常的MOS(金属氧化物半导体)晶体管相比，有了明显的改进。这种SOI晶体管是在SOI晶片上形成的。就SOI晶片的结构看，其中的SOI层(例如硅基片)、绝缘层和上面的硅层，其叠置情况是与通常所用的体型(bulk-type)晶片不同的。形成半导体中隔离膜的一般方法可参看图1A和图1B来说明。

如图1A所示，一个衬垫氧化膜4和氮化膜5相继形成在SOI晶片10上，晶片10有叠层结构的硅基片1、绝缘层2和SOI层3，而氮化膜5和衬垫氧化膜4相继成型以暴露隔离区F内的SOI层3。然后，如图1B所示，利用硅的局部氧化(LOCOS)法使暴露的SOI层3氧化而形成隔离膜6。以这种LOCOS法形成的隔离膜，其缺点在于有高的集成布局(topology)，并且因氧化过程中氧化剂扩散较迟而出现的“鸟嘴(brid’s beak)”状，因而该方法减小了有源区的尺寸。

因此，本发明的目的在于提供一种在半导体器件中形成隔离膜的方法，该方法通过在SOI层的选择部分注入杂质离子而能克服上述缺点。

为达到上述目的，本发明的特点在于包括：一个SOI晶片，具有一硅基片、一绝缘层和一SOI层；一个有源区，通过以第一类杂质离子进行掺杂而在SOI层的第一选择区域形成；以及一个隔离区，形成在SOI层的第二选择区域，其中隔离区是以第二类杂质离子进行掺杂的，以便将另一个与所述有源区相邻的有源区隔离开来。

一种制造半导体器件的方法，包括以下步骤：提供一个SOI晶片，其中以叠层结构形成一硅基片、一绝缘层和一SOI层；注入第一类杂质离子而在SOI层中第一选择区域形成一有源区；以及注入第二类杂质离子而在SOI层中第二选择区域形成一隔离区。

为了更充分了解本发明的特点和目的，以下结合附图更详细地加以说明。附图中：

图1A和图1B是为说明在一半导体器件中形成隔离膜的一般方法的器件剖面图；

图2A至图2C是说明按本发明的在一半导体器件中形成隔离膜的方法的剖面图。

全部附图中同样的标号表示相同的部分。

以下参看附图详细地说明本发明。

图2A至图2E为剖面图，用以说明本发明的在一半导体器件中形成隔离膜的方法。

图2A是半导体器件的一个剖面图，其中，在一光阻材料20覆盖到SOI晶片10A上之后，将光阻材料20成型以暴露隔离区FF中的SOI层13。其中所述SOI晶片10A中以叠层结构形成有硅基片11、绝缘层12和SOI层13。绝缘层12是由一氧化膜或氮化膜形成的。

图2B是半导体器件的一个剖面图，其中，利用成型的光阻材料20作为离子注入掩膜以离子注入法将一种杂质离子注入暴露的SOI层13从而形成隔离膜16，这里所用的离子是不同于要注入晶体管结区的那种杂质离子的相反种类的离子，但其注入的杂质离子量并不足以使形成所述结区时要注入的杂质离子失调。例如，当把P⁺型杂质离子注入PMOS晶体管的结区时，则把N⁺型杂质离子注入暴露的SOI层；而当把N⁺型杂质离子注入NMOS晶体管的结区时，则把P⁺型杂质离子注入暴露的SOI层。

参看图2C，去除光阻材料20，然后进行退火处理，从而完整地形成一隔离膜16。由此，在隔离膜与晶体管结区形成P-N或N-P结，于是获得足够的隔离作用。此外，由于不必进行氧化处理，因此有源区AA的尺寸不会减小。

由上可知，本发明在改善隔离作用方面有突出效果而无须增加有关的步骤，因为隔离膜是靠向隔离区的SOI层中注入杂质离子而形成的，这样，由于不包含氧化过程，就防止了有源区的尺寸因出现“鸟嘴”状扩散而造成的减小。

尽管以上仅描述了具有本发明原理的带有特殊性的一个较佳实施例，但是应当了解，本发明并不限于这一实施例。在本发明的精神和范围内可以作出各种适当的变化，以进一步实施本发明。