[发明专利]存储器的工艺缺陷筛选方法、装置、电子设备和存储介质

说明书

本公开提供了一种存储器的工艺缺陷筛选方法、装置、电子设备和存储介质，涉及半导体技术领域。其中，工艺缺陷筛选方法包括：对目标存储单元和伪位线进行电荷预处理，使能目标字线，以使目标位线和目标存储单元之间进行电荷分享；控制电荷分享维持指定时长；基于电荷分享的结果检测目标位线和伪位线之间是否存在漏电路径，其中，指定时长大于参考时长，参考时长为存储器在未进行直流应力测试的工况下电荷分享的基准时长。通过本公开的技术方案，如果目标位线和伪位线之间存在漏电路径，则通过配置指定时长的电荷分享，能够放大基于漏电路径产生的漏电干扰的效应，进而保证了对漏电路径缺陷筛选的可靠性和高效性。

背景技术

DRAM（Dynamic Random Access Memory，动态随机存储器）是一种广泛应用多计算机系统的半导体存储器，DRAM包括由多个存储单元构成的存储器阵列，在DRAM的生产过程中，在存储器阵列中存在不能被读写的位线，这种位线被称为伪位线Dummy BL（Bit Line，位线），由于伪位线上的电压可能被拉高或拉低，如果伪位线和相邻的位线出现工艺缺陷，会对相邻的该位线造成干扰，进而导致对该位线相连的存储单元进行数据读取时出错。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储器的工艺缺陷筛选方法、装置、电子设备和可读存储介质，能够实现对位线和伪位线之间工艺缺陷的可靠筛选。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的一个方面，提供一种存储器的工艺缺陷筛选方法，所述存储器包括目标存储单元，所述目标存储单元连接有目标位线和目标字线，所述目标位线相邻设置有伪位线，所述工艺缺陷筛选方法包括：对所述目标存储单元和所述伪位线进行电荷预处理；使能所述目标字线，以使所述目标位线和所述目标存储单元之间进行电荷分享；控制所述电荷分享维持指定时长；基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径，其中，所述指定时长大于参考时长，所述参考时长为所述存储器在未进行直流应力测试的工况下所述电荷分享的基准时长。

在本公开的一种示例性实施例中，所述目标位线和对应的参考位线之间设置有灵敏放大器，基于所述电荷分享的结果检测所述目标位线和所述伪位线之间是否存在漏电路径，包括：当所述电荷分享的时长达到所述指定时长时，使能所述灵敏放大器，以对所述目标位线和所述参考位线之间电位差的放大结果进行读取，所述放大结果基于所述电荷分享的结果确定；检测所述放大结果的读取结果和所述目标存储单元的电荷预处理结果之间的一致性，基于所述一致性的检测结果确定所述目标位线和所述伪位线之间是否存在所述漏电路径。

在本公开的一种示例性实施例中，所述指定时长小于或等于临界时长，所述临界时长在所述存储器未进行所述直流应力测试的工况下确定；其中，方法还包括：对所述存储器执行多轮试运行，在每轮试运行中，控制所述电荷分享持续递进时长，以检测所述目标位线和所述参考位线之间的电位差，所述递进时长基于所述参考时长和每轮的累加时长确定；基于所述电位差的检测结果确定适于所述灵敏放大器正常工作的最大电位差；将达到所述最大电位差时对应的所述递进时长确定为所述临界时长。

在本公开的一种示例性实施例中，对所述目标存储单元和所述伪位线进行电荷预处理，包括：向所述目标存储单元写入数据，并在写入过程中，控制所述伪位线的电压维持在伪位线预充电压；对所述目标存储单元写入完毕，对所述目标位线和所述参考位线进行预充电，并根据写入数据将所述伪位线的电压由所述伪位线预充电压调节至对拉电压。