[发明专利]半导体器件及其制造方法

说明书

本申请公开了一种半导体器件及其制造方法，该半导体器件包括半导体衬底、功能层和器件层，半导体上设置有N型漂移区，N型漂移区漂移区内设置有两个间隔设置的P型埋层；功能层设置于N型漂移区上，功能层包括N型电流拓展区和两个设置于N型电流拓展区两侧的P型基区，P型基区内设置有相互连接的P+欧姆接触区和N型源区，N型电流拓展区内设置有多晶硅沟槽，多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、多晶硅沟槽的两侧设置有第二P+埋层；器件层包括栅极结构和第一金属层，栅极结构设置于功能层上，第一金属层覆盖于栅极结构和功能层上，第一金属层分别与P+欧姆接触区、N型源区及多晶硅沟槽连接。本方案可以提高半导体器件的可靠性。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。

背景技术

随着科技的发展，碳化硅(SiC)和氮化镓(GaN)等半导体材料以其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，而被广泛应用在高温、高频、大功率、抗辐射等技术领域。

碳化硅（SiC）-金氧半场效晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）作为开关器件，为防止开关过程中电流突变，造成过高的电压尖峰损坏SiC-MOSFET器件，需要一个反向并联的续流二极管。目前，通常采用SiC-MOSFET器件自身的寄生体二极管作为续流二极管。

但是，若直接采用SiC-MOSFET器件自身的寄生体二极管，由于碳化硅禁带宽度较宽，其自身的寄生体二极管的开启电压非常高，会造成系统额外的功率损耗。此外，其自身的寄生体二极管开启后，由于SiC材料的双极退化效应，

导致SiC-MOSFET器件产生较大的导通压降，对SiC-MOSFET器件的可靠性造成严重影响。

发明内容

本申请提供了一种半导体器件及其制造方法，可以提高半导体器件的可靠性。

第一方面，本申请提供了一种半导体器件，包括：

半导体衬底，所述半导体上设置有N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；

功能层，所述功能层设置于所述N型漂移区上，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；

器件层，所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。

在本申请提供的半导体器件中，位于同一侧所述第一P+埋层与所述第二P+埋层相接触，以使所述第一P+埋层和所述第二P+埋层呈阶梯状设置。

在本申请提供的半导体器件中，所述第一P+埋层靠近所述P型基区的侧边在所述器件层上的正投影位于第二P+埋层在所述器件层上的正投影内。

在本申请提供的半导体器件中，所述P型埋层位于所述漂移区靠近所述功能层的一侧，所述P型埋层一侧边在所述功能层上的正投影位于所述P型基区上，或与所述P型基区和所述N型电流拓展区的交界平齐。

在本申请提供的半导体器件中，所述P型埋层另一侧边在所述器件层上的正投影位于所述第一P+埋层在所述器件层上的正投影和所述第二P+埋层在所述器件层上的正投影之间。

在本申请提供的半导体器件中，还包括第二金属层，所述第二金属层位于所述半导体衬底背向N型漂移区的一侧。

在本申请提供的半导体器件中，所述半导体衬底的材料为碳化硅。