[发明专利]时钟切换电路、时钟切换方法

说明书

本申请公开了一种时钟切换电路、时钟切换方法，包括组合选择逻辑模块以及时钟信号选择模块，组合选择逻辑模块与时钟信号选择模块电连接；组合选择逻辑模块用于根据原始时钟选择信号输出多个第一时钟选择信号，其中在同一时刻有且仅有一个第一时钟选择信号有效；时钟信号选择模块根据多个第一时钟选择信号以及电路的多个输入时钟信号，生成与多个输入时钟信号分别唯一对应的多个第一输出时钟信号。本申请利用时钟信号选择模块的设置将经时钟信号选择模块产生的信号变化固定在输入时钟信号的上升沿或下降沿上，从而去除了组合选择逻辑模块输出的第一时钟选择信号中出现的毛刺，避免电路出现冒险现象而导致的潜在的电路系统不可控状态。

技术领域

本申请涉及数字电路技术领域，具体涉及一种时钟切换电路以及时钟切换方法。

背景技术

在数字电路的设计应用中经常需要对时钟信号进行切换，出于电路元件自身的性质以及部分电路元件连接结构的原因，经常会导致切换生成的时钟信号存在毛刺，有可能会触发意外的状态转换而导致电路系统进入不可控的状态。

发明内容

本申请提供了一种时钟切换电路以及时钟切换方法。

本申请实施方式涉及的时钟切换电路，包括组合选择逻辑模块以及时钟信号选择模块，所述组合选择逻辑模块与所述时钟信号选择模块电连接；

所述组合选择逻辑模块用于根据原始时钟选择信号输出多个第一时钟选择信号，其中在同一时刻有且仅有一个所述第一时钟选择信号有效；

所述时钟信号选择模块根据多个所述第一时钟选择信号以及所述电路的多个输入时钟信号，生成与多个所述输入时钟信号分别唯一对应的多个第一输出时钟信号。

如此，本申请提供了一种时钟切换电路，利用时钟信号选择模块根据接入的原始时钟选择信号以及多个输入时钟信号确定出与多个输入时钟信号对应的第一输出时钟信号，同时利用时钟信号选择模块的设置将经时钟信号选择模块产生的信号变化固定在输入时钟信号的上升沿或下降沿上，从而去除了组合选择逻辑模块输出的第一时钟选择信号中出现的毛刺，避免电路出现冒险现象而导致的潜在的电路系统不可控状态。

在某些实施方式中，所述电路还包括时钟信号输出模块，所述时钟信号输出模块与所述时钟信号选择模块电连接，所述时钟信号输出模块用于根据多个所述第一输出时钟信号确定所述电路的输出时钟信号。

如此，本申请能够通过时钟信号输出模块的设置将多个第一输出时钟信号逻辑合并为由组合选择逻辑模块控制选择的能够直接使用的输出时钟信号。

在某些实施方式中，所述时钟信号选择模块包括多个功能支路，所述组合选择逻辑模块分别与多个所述功能支路电连接，所述时钟信号输出模块分别与多个所述功能支路电连接。

如此，本申请能够通过在时钟信号选择模块中设置多个功能支路来分别处理多个第一时钟选择信号以及多个输入时钟信号。

在某些实施方式中，每个所述功能支路包括同步子电路以及时钟门控子电路，所述同步子电路包括第一触发器以及第一门电路；

所述第一触发器输入端连接所述组合选择逻辑模块以及所述第一门电路的第一输入端、所述第一触发器输出端连接所述第一门电路的第二输入端、所述第一触发器时钟输入端接入与所述功能支路对应的所述输入时钟信号；

所述第一门电路的输出端连接所述时钟门控子电路。

如此，本申请提供了在同步子电路中只设置有一个触发器的情况下的功能支路连接方式。

在某些实施方式中，每个所述功能支路包括同步子电路以及时钟门控子电路，所述同步子电路包括多个第二触发器以及第一门电路；

相邻的所述第二触发器的输出端与输入端顺次连接，每个所述第二触发器的时钟输入端接入与所述功能支路对应的所述输入时钟信号；