[发明专利]射频器件的去嵌版图结构及去嵌方法

说明书

本发明提供一种射频器件的去嵌版图结构及去嵌方法，其中，去嵌版图结构包括：第一至第三开路测试结构和第一至第三短路测试结构，本申请通过利用若干不同尺寸的待测试射频器件进行模拟，分别选取0、最小值、最大值作为第一至第三开路测试结构的第一连接导线的长度；利用若干不同尺寸的待测试射频器件进行模拟，分别选取0、最小值、最大值作为第一至第三短路测试结构的第二连接导线的长度，本申请利用一组开路测试结构和一组短路测试结构获取所有待测试射频器件对应的开路/短路结构的寄生参数，避免了传统去嵌方式中一一对应地设计去嵌版图结构，从而节省版图面积，极大地降低了建模测量工作量，提高了测试效率。

技术领域

本申请涉及半导体器件去嵌技术领域，具体涉及一种射频器件的去嵌版图结构及去嵌方法。

背景技术

半导体器件的精确建模对电路设计有非常重要的作用，建模过程主要基于对表征结构的测试数据进行，而应用在射频领域的器件，通常通过测试其散射参数(S参数)进行建模，测试频率的范围必须覆盖器件的工作频率范围。在器件的测试结构中，除去待测的本征器件外，不可避免的要引入测试接触块(pad)及pad与器件之间的互连线。在射频或更高频率应用范围内，由于器件的测试pad，以及与pad之间的互连线带来的寄生因素已不可忽略，使得直接测试器件得到的S参数无法准确表征本征器件本身的性能，必须将寄生因素去除，这一过程称为器件去嵌。

射频器件可采用开路短路去嵌方法去除寄生，需要设计配套的开路/短路结构去除串并联带来的寄生参数。对于不同尺寸矩阵的射频器件来说，常规的设计，每一个射频器件至少需要3个testkey(测试结构)实现去嵌，但是晶圆上通常是阵列式排布的若干个射频器件(芯片)，若每一个射频器件至少需要3个testkey实现去嵌，这不仅增加版图面积，同时大大增加建模测量工作量。

发明内容

本申请提供了一种射频器件的去嵌版图结构及去嵌方法，可以解决目前射频器件的去嵌过程中，去嵌测试结构版图面积较大以及建模测量工作量较大等问题中的至少一个问题。

一方面，本申请实施例提供了一种射频器件的去嵌版图结构，包括：一组开路测试结构和一组短路测试结构，其中，

所述一组开路测试结构包括：第一至第三开路测试结构，各所述开路测试结构均包括：第一去嵌平面、设于所述第一去嵌平面两侧的两个第一信号端焊盘、设于所述第一去嵌平面四周的四个第一接地端焊盘以及待测试射频器件和所述第一信号端焊盘之间的左侧的第一连接导线、右侧的第一连接导线，四个所述第一接地端焊盘相互短接并且接地；

所述一组短路测试结构包括：第一至第三短路测试结构，各所述短路测试结构均包括：第二去嵌平面、设于所述第二去嵌平面两侧的两个第二信号端焊盘、设于所述第二去嵌平面四周的四个第二接地端焊盘以及待测试射频器件和所述第二信号端焊盘之间的左侧的第二连接导线、右侧的第二连接导线，四个所述第二接地端焊盘相互短接并且接地，两个所述第二信号端焊盘短接并且与所述第二接地端焊盘连接；

其中，利用阵列式排布的若干不同尺寸的所述待测试射频器件对任意一所述开路测试结构进行模拟，获取所述第一连接导线的若干长度，其中，选取0作为所述第一开路测试结构的第一连接导线的长度，选取长度最小值作为所述第二开路测试结构的第一连接导线的长度，选取长度最大值作为所述第三开路测试结构的第一连接导线的长度，其中，所述第一开路测试结构左、右侧的第一连接导线的长度记为(0，0)，所述第二开路测试结构左、右侧的第一连接导线的长度记为(L_OLmin，L_ORmin),所述第三开路测试结构左、右侧的第一连接导线的长度记为(L_OLmax，L_ORmax)；