[发明专利]一种集成电路的布局布线方法、布局布线工具及集成电路

说明书

本申请公开一种集成电路的布局布线方法、布局布线工具及集成电路。所述布局布线方法包括：构造线程池，等待子任务集合；将芯片版图网格化切割为窗口；将待布局布线单元均匀的分配到各个窗口；将所述各个窗口及与所述各个窗口关联的所述将待布局布线单元结合形成子任务集合；将所述子任务集合放入所述线程池执行，通过如此设计可以在布局布线工具中提供多线程及窗口化方法，能够最大化计算并行速度，从而减小布局布线的合法化产品的运行时间。

技术领域

本申请涉及集成电路的技术领域，具体地涉及一种集成电路的布局布线方法、布局布线工具及集成电路。

背景技术

集成电路是由设计者借助于电子设计自动化(EDA)工具设计出集成电路版图，交付集成电路制造商，通过电路掩膜制备(Mask)以及对晶片(Wafer)进行氧化、掺杂、光刻等一系列的制作工艺将电路掩膜转移到晶片上，从而实现其电路功能。对于数字电路设计来说，版图设计流程包括行为级综合，逻辑综合，物理设计和版图优化等步骤。其中，物理设计是最为耗时，对芯片性能影响最大的步骤，它又分为布图规划，布局，时钟树综合，布线等步骤。在物理设计过程中，布局决定单元的位置，决定整个芯片互联线网的线长，从而其在物理设计中起着举足轻重的作用。布局优化的目标很多，包括减少芯片的总线长、芯片面积、最大时延，以及减小芯片的拥挤度以利于布线等，而有预先布局好的模块和预先布线的线网的布局模式中，电路元素的布局还要躲开这些障碍，所以布局设计是一个十分重要的步骤。

在芯片制造中，目前主流的紫外线光刻线宽度是65nm/45nm，并正在朝着28nm/22nm的节点发展。由于特征尺寸的减小，芯片上可容纳晶体管数量相应增加，电路设计的问题规模和复杂度也随之不断提高，这使得传统的布局工具必须具备处理更大规模复杂问题的能力。另一方面，由于布局的不合理，可能存在单元与单元之间或者单元与线网(不可动)之间违法设计规则的区域，而这些违反设计规则的区域很难在布线阶段消除掉，由于一般的布线器为了保持原有的布局结果不被改变，不会主动的修复一些不可动(preroute)线网或者引脚(pin)之间违反设计规则的区域。所以布局的过程中除了要优化一些布局目标，还必须满足设计规则的约束，比如金属线之间的间距要满足最小的线间距要求等。

因此，传统的布局工具在处理这些制造工艺的电路设计时，必须考虑单元模块的线间距要满足特定的约束，否则布线过程中是无法解决这些不可移动的单元之间的线网的间距约束。

现代的布局流程通常包括三个主要阶段：(1)全局布局：允许单元之间有少量重叠，通过求解最小化线长及满足一定约束的布局问题来产生单元的最佳位置；(2)合法化：将单元对齐到行上，并消除全局布局之后遗留的重叠，目标是最小化单元的移动量(或线长增加)；(3)详细布局：在合法化的基础上局部移动部分单元，进一步改善结果。由于异构的单元结构(较大的解空间)和额外的电源轨道的限制，多倍行高标准单元布局设计产生了具有挑战性的问题，特别是混合高度标准单元的合法化问题。

LePlace是一款支持成熟及先进工艺的布局及物理优化工具，基于创新的布局布线技术和物理优化算法，主要用于超大规模集成电路布局，内嵌创新性的拥塞及时序驱动的布局技术，可以满足超大规模复杂设计所需的大容量和高性能要求。

本背景技术描述的内容仅为了便于了解本领域的相关技术，不视作对现有技术的承认。

发明内容

因此，本发明实施例意图提供一种充分利用多线程的计算资源来减少布局布线工具的合法化产品的运行时间。

在第一方面，本发明实施例提供了一种集成电路的布局布线方法，其特征在于，包括，如下步骤：

构造线程池，等待子任务集合；

将芯片版图网格化切割为窗口；

将待布局布线单元均匀的分配到各个窗口；

将所述各个窗口及与所述各个窗口关联的所述将待布局布线单元结合形成子任务集合；