[发明专利]一种提升芯片验证效率的方法、系统、存储介质及设备

说明书

本发明提供了一种提升芯片验证效率的方法、系统、存储介质及设备，方法包括：对于FPGA原型验证中芯片的实现流程，通过人机交互界面显示并依次执行实现流程的多个阶段；通过界面的按钮启动执行当前阶段，并同步运行对应的分析指令，以对当前阶段的执行情况进行分析，并在界面的建议窗口显示分析结果；基于分析结果对当前阶段进行优化，并在优化结束后通过按钮继续执行上一步骤，直到最终分析结果满足验证要求。本发明能够将实现流程中存在的设计问题和建议通过直观的人机交互界面展现在设计者和验证者面前，使设计者依据这些建议和所暴露出的设计问题，重新再去检查、修改和优化设计，达到提升设计时序收敛效率和性能目标的目的。

技术领域

本发明涉及芯片验证技术领域，尤其涉及一种提升芯片验证效率的方法、系统、存储介质及设备。

背景技术

FPGA(Field Programmable Gate Array，现场可编程门阵列，是专用集成电路领域中的一种半定制电路)原型验证已是当前原型验证的主流且成熟的芯片验证方法——它通过将RTL(Register Transfer Level，寄存器传输级电路)移植到FPGA来验证ASIC(Application Specific Integrated Circuit，专用集成电路)的功能，并在芯片的基本功能验证通过后就开始开发驱动，一直到芯片设计完成并回片后都可以进行驱动和应用的开发。当芯片回片后，应用程序可以直接基于FPGA版本的驱动来进行简单的适配，即可以应用到SoC(System on Chip，片上系统)芯片上，将SoC芯片上市时间控制的很完美。

目前ASIC的设计变得越来越大，越来越复杂，单片FPGA已不能满足原型验证要求，多片FPGA验证应运而生，而Synopsys公司和S2C公司是业内著名且被广泛应用的专为ASIC/SOC设计提供的高性能、高容量的基于FPGA的原型验证平台的厂商。在一款芯片面世之前，要经过反复的设计输入、功能仿真、修改优化、然后进行设计综合、设计实现、布局布线等复杂过程，针对这些过程，Synopsys和S2C提供了业界标准化的手动或自动开发流程，这些流程主要实现了三个阶段的目标，如下：

第一阶段各原型验证厂商的EDA(Electronic design automation，电子设计自动化)开发套件根据开发者的约束完成项目工程的Partition(分割)和Synthesis(综合)；第二阶段将生成的网表文件导入到Vivado工具中完成Implementation(实现)阶段主要布局、布线、生成下载文件和时序优化；最后一个阶段是生成下载文件和验证平台的相关适配文件。

在原型验证的设计流程中，第二阶段的Implementation在Vivado工具中完成，Implementation也是整个设计流程中工作最为反复、繁琐和困难的部分，这个阶段的布局、布线、时序优化的策略选择直接影响到了原型验证设计的进度和质量，此外如果某个设计需要进行分割实现的话，那将会在多片FPGA芯片上同时进行设计的Implementation工作，从工作量和实现难易程度来看，这部分工作耗时量最大，而Synopsys和S2C等原型验证厂商提供的自动化Implementation流程中，选用的实现策略存在两个大的问题：1.实现策略固化不灵活，没有从设计的实际时序情况出发选取最优的时序优化策略，导致FPGA设计难以达成所期望的性能目标，进而影响了整个验证工作的进展；2.Implementation流程中提供的脚本内容冗余，不易维护，对验证人员的知识储备要求较高，从而影响了验证工作的效率。

综上所述，在使用Synopsys和S2C等原型验证厂商提供的原型验证平台时，如何能在设计的开发早期阶段最大限度的影响设计、如何在Implementation开始阶段尽早、快速、准确地发现设计中存在的问题、如何快速地获取和选用合适准确的Implementation策略使设计的时序快速收敛，如何用一种灵活、简单、直观的方式向设计者和验证人员展示设计当前状态，如何使用一种通用的、指导性的方法来提高的原型验证Implementation流程中的实现效率、提升时序收敛的效率、优化验证流程和方法是原型验证平台进行验证工作的工程师要重视和解决的问题。

发明内容