[发明专利]缺陷检测方法及其装置、电子设备及存储介质

说明书

本公开涉及半导体技术领域，由于半导体结构良品率的检测过程复杂，且检测效率低，因此，本公开提供一种缺陷检测方法及其装置、电子设备及存储介质，其中，方法包括：向待检测的存储阵列中写入目标数据；在预设条件下，对写入目标数据的存储阵列进行测试处理，以确定出存储阵列中具有缺陷的存储单元；预设条件至少包括：控制存储阵列中的字线电压大于第一电压或者小于第二电压；第一电压为与字线连接的晶体管的开启电压，第二电压为晶体管的关闭电压。这样，通过控制字线电压大于晶体管的开启电压或者小于关闭电压，能够增加电容与晶体管栅极之间的电压差，加速漏电，进而可以快速检测出具有缺陷的存储单元，检测方法简单，且效率较高。

技术领域

本公开涉及半导体技术领域，涉及但不限于一种缺陷检测方法及其装置、电子设备及存储介质。

背景技术

相关技术中，在半导体结构产品良率测试中，通常采用改变工作电压、开关时序等方式，对半导体结构中的缺陷进行检测，使得半导体结构中存在漏电、高阻、低速等缺陷的存储阵列显现出来，检测的条件苛刻而且检测的时间较长。另外，在检测之后，还需要配合电性失效分析（Electronic Failure Analysis，EFA）或者物性失效分析（PhysicalFailure Analysis，PFA）等检测方法才能完全确定出缺陷的存储单元的失效模式，检测过程复杂，且检测效率低。

发明内容

有鉴于此，本公开实施例提供一种缺陷检测方法及其装置、电子设备及存储介质。

第一方面，本公开实施例提供一种缺陷检测方法，所述方法包括：

向待检测的存储阵列中写入目标数据；

在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元；所述预设条件至少包括：控制所述存储阵列中的字线电压大于第一电压或者小于第二电压；所述第一电压为与所述字线连接的晶体管的开启电压，所述第二电压为所述晶体管的关闭电压。

在一些实施例中，所述目标数据包括第一目标数据或第二目标数据；其中，所述第一目标数据为低电平，所述第二目标数据为高电平。

在一些实施例中，在预设条件下，对写入所述目标数据的存储阵列进行测试处理，以确定出所述存储阵列中具有所述缺陷的存储单元，包括：

在所述预设条件下，对写入所述第一目标数据或所述第二目标数据的所述存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据或者第二测试数据；

判断所述第一测试数据与所述第一目标数据的一致性，并将所述第一测试数据与所述第一目标数据不一致的存储单元确定为具有所述缺陷的存储单元；或者，判断所述第二测试数据与所述第二目标数据的一致性，并将所述第二测试数据与所述第二目标数据不一致的存储单元确定为具有所述缺陷的存储单元。

在一些实施例中，所述测试数据包括第一测试数据；在所述预设条件下，对写入所述第一目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第一测试数据，包括：

在字线开启之后，控制所述字线电压大于所述第一电压，并在第一预设时长内，执行电荷共享操作；

在电荷共享操作结束后，通过感测放大器感测并放大与每一所述存储单元连接的位线上的电压，以读出与每一所述存储单元对应的所述第一测试数据。

在一些实施例中，所述存储单元还包括电容，所述电容的上极板与所述晶体管连接，所述方法还包括：

在控制所述字线电压大于所述第一电压的同时，控制所述电容的下极板电压增大。

在一些实施例中，所述第一预设时长大于或者等于标准感应延迟时间。

在一些实施例中，在所述预设条件下，对写入所述第二目标数据的存储阵列进行读取操作，得到对应于每一所述存储单元的第二测试数据，包括：

在字线关闭后，控制所述字线电压小于所述第二电压，并持续第二预设时长；