[发明专利]具有构造的钝化的III-V型半导体装置

权利要求书

1.一种高电子迁移率晶体管，包括：

半导体主体，包括III-V型半导体材料的势垒区和III-V型半导体材料的沟道区，所述沟道区与所述势垒区形成异质结，以使得二维电荷载流子气沟道在所述异质结附近被安放在所述沟道区中；

源电极和漏电极，被安放在所述半导体主体上并且沿侧向彼此分隔开，所述源电极和漏电极中的每一个与所述二维电荷载流子气沟道处于低欧姆接触；

栅极结构，被安放在所述半导体主体上并且沿侧向被安放在所述源电极和漏电极之间，所述栅极结构被配置为控制所述源电极和漏电极之间的二维电荷载流子气的导电状态；和

第一介电区，在位于所述栅极结构和所述漏电极之间的侧向区中沿着所述半导体主体的上表面被安放，

其中所述第一介电区包括铝和氧化物，并且

其中所述第一介电区包括第一端，所述第一端朝向所述栅极结构并且沿侧向与所述栅极结构分隔开。

2.如权利要求1所述的高电子迁移率晶体管，还包括：第二介电区，覆盖所述栅极结构，其中所述第二介电区具有与所述第一介电区不同的材料成分。

3.如权利要求2所述的高电子迁移率晶体管，其中所述第二介电区包括跨度，所述跨度在位于所述栅极结构和所述第一介电区的所述第一端之间的侧向区中沿着所述半导体主体的所述上表面被安放。

4.如权利要求2所述的高电子迁移率晶体管，其中所述第一介电区是AIO_x层。

5.如权利要求4所述的高电子迁移率晶体管，其中所述第二介电区包括下面的任何一项或多项：SiO_x、SiN_x或SiO_xN_y。

6.如权利要求4所述的高电子迁移率晶体管，其中所述沟道区是GaN或A1GaN的区域，并且其中所述势垒区是与所述沟道区相比具有更高铝含量的AlGaN的区域。

7.如权利要求2所述的高电子迁移率晶体管，还包括：导电场板，在沿侧向位于所述栅极结构和所述漏电极之间的区域中被安放在所述半导体主体之上。

8.如权利要求7所述的高电子迁移率晶体管，其中所述导电场板包括沿侧向最靠近所述栅极结构的第一边缘侧，并且其中与所述第一介电区的所述第一端相比，所述导电场板的所述第一边缘侧沿侧向更靠近所述栅极结构。

9.如权利要求7所述的高电子迁移率晶体管，还包括：第二导电场板，在沿侧向位于所述栅极结构和所述漏电极之间的区域中被安放在所述半导体主体之上，其中所述第二导电场板被安放在形成在所述场板上的第三介电区上。

10.一种高电子迁移率晶体管，包括：

半导体主体，包括III-V型半导体材料的势垒区和III-V型半导体材料的沟道区，所述沟道区与所述势垒区形成异质结，以使得二维电荷载流子气沟道在所述异质结附近被安放在所述沟道区中；

源电极和漏电极，被安放在所述半导体主体上并且沿侧向彼此分隔开，所述源电极和漏电极中的每一个与所述二维电荷载流子气沟道处于低欧姆接触；

栅极结构，被安放在所述半导体主体上并且沿侧向被安放在所述源电极和漏电极之间，所述栅电极被配置为控制所述源电极和漏电极之间的二维电荷载流子气的导电状态；和

第一钝化区和第二钝化区，被安放在所述半导体主体上，

其中所述第一钝化区和第二钝化区被布置为影响所述二维电荷载流子气，以使得在所述第一钝化区和所述半导体主体之间的界面下方的所述二维电荷载流子气的密度高于在所述第二钝化区和所述半导体主体之间的界面下方的所述二维电荷载流子气的密度。

11.如权利要求10所述的高电子迁移率晶体管，其中所述第一钝化区包括第一介电材料，其中所述第二钝化区包括第二介电材料，其中所述第一介电材料包括铝和氧化物，并且其中所述第二介电材料包括硅基绝缘体。