[发明专利]振荡器电路、电荷泵电路和存储器

说明书

本公开实施例提供了一种振荡器电路、电荷泵电路和存储器，该振荡器电路包括：控制模块，用于接收初始启动信号和至少一个时钟信号，根据初始启动信号和至少一个时钟信号进行逻辑处理和锁存处理，生成目标启动信号；振荡器模块，用于接收目标启动信号，根据目标启动信号，生成至少一个时钟信号；其中，在至少一个时钟信号的数量大于一个时，在目标启动信号处于有效状态的时间段内，每一时钟信号处于有效状态的时长相同。本公开实施例采用初始启动信号和振荡器模块输出的时钟信号共同生成一个目标启动信号，对振荡器模块进行控制，使得各时钟信号的时钟周期数相同，提升了电路性能。

技术领域

本公开涉及半导体技术领域，尤其涉及一种振荡器电路、电荷泵电路和存储器。

背景技术

环形振荡器(Ring oscillator，Ring OSC)是由三个非门或更多奇数个非门输出端和输入端首尾相接构成的环状器件，环形振荡器可以为动态随机存取存储器(DynamicRandom Access Memory，DRAM)等存储器提供时钟信号。在环形振荡器的工作过程中，通常为环形振荡器提供一启动信号，在启动信号处于有效状态时，环形振荡器工作，其中的每一个非门都输出一个时钟信号。在这种控制方式中，环形振荡器输出的时钟信号会随启动信号的失能立即置位，从而环形振荡器输出的各时钟信号的时钟周期数不同，对存储器性能带来不利影响。

发明内容

第一方面，本公开实施例提供了一种振荡器电路，包括控制模块和振荡器模块，其中：

所述控制模块，用于接收初始启动信号和至少一个时钟信号，根据所述初始启动信号和所述至少一个时钟信号进行逻辑处理和锁存处理，生成目标启动信号；

所述振荡器模块，用于接收所述目标启动信号，根据所述目标启动信号，生成所述至少一个时钟信号；

其中，在所述至少一个时钟信号的数量大于一个时，在所述目标启动信号处于有效状态的时间段内，每一所述时钟信号处于有效状态的时长相同。

在一些实施例中，所述控制模块包括锁存控制模块、锁存输入模块、锁存模块和锁存输出模块，其中：

所述锁存控制模块，用于接收所述至少一个时钟信号，对所述至少一个时钟信号进行逻辑处理，得到第一控制信号和第二控制信号；

所述锁存输入模块，用于接收所述初始启动信号，对所述初始启动信号进行反相处理，得到锁存输入信号；

所述锁存模块，用于接收所述第一控制信号、所述第二控制信号和所述锁存输入信号，根据所述第一控制信号和所述第二控制信号对所述锁存输入信号进行锁存处理，得到锁存输出信号；

所述锁存输出模块，用于接收所述初始启动信号和所述锁存输出信号，对所述初始启动信号和所述锁存输出信号进行逻辑处理，得到所述目标启动信号。

在一些实施例中，所述锁存控制模块包括第一逻辑模块和第二逻辑模块，其中：

所述第一逻辑模块，用于接收所述至少一个时钟信号，根据所述至少一个时钟信号，生成所述第一控制信号；

所述第二逻辑模块，用于对所述第一控制信号进行反相处理，得到所述第二控制信号。

在一些实施例中，所述第一逻辑模块包括第一与非门和至少一个第一或非门，所述至少一个第一或非门的输入端用于接收所述至少一个时钟信号，所述至少一个第一或非门的输出端和所述第一与非门的输入端连接，其中：

所述至少一个第一或非门，用于接收所述至少一个时钟信号，对所述至少一个时钟信号进行或非处理，得到至少一个逻辑信号；

所述第一与非门，用于对所述至少一个逻辑信号进行与非逻辑处理，得到所述第一控制信号。