[发明专利]Gapped clock再生成电路及再生成方法

说明书

本发明公开了一种Gapped clock再生成电路及再生成方法，Gapped clock再生成电路包括：第一计数模块、控制模块、第二计数模块、第一数字滤波器以及时钟生成模块。根据本发明的Gapped clock再生成电路，通过第一计数模块对缺口时钟信号进行计数而获得表征计数周期完成的指示信号；通过控制模块接收指示信号产生控制信号；通过第二计数模块基于控制信号对时钟信号进行计数获得计数值，控制模块产生计数值与第一预设值的差值；通过第一数字滤波器对差值进行处理而获得分频信号；通过时钟生成模块基于分频信号获得时钟信号，从而能够快速收敛时钟信号的频率，得到抖动性能更低以及频率精度更高的时钟信号。

技术领域

本发明是关于集成电路领域，特别是关于一种Gapped clock再生成电路及再生成方法。

背景技术

gapped clock为带周期性缺口的时钟信号，即在一定的周期之内，相比正常的时钟信号缺少了部分信号，且缺口的个数、位置都是确定的，将带缺口的非理想时钟信号重新生成为周期均匀的正常时钟信号，即是gapped clock再生技术。

现有的gapped clock再生成电路的生成环路收敛速度慢，另外，锁定后再生成得到的时钟信号的jitter(抖动)性能差。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种Gapped clock再生成电路及再生成方法，其能够提高时钟信号频率的收敛速度以及锁定后的时钟信号抖动性能。

为实现上述目的，本发明的实施例提供了一种Gapped clock再生成电路，包括：第一计数模块、控制模块、第二计数模块、第一数字滤波器以及时钟生成模块。

第一计数模块用于对缺口时钟信号进行周期性计数，获得用于表征每次计数周期完成的指示信号；控制模块用于接收指示信号而自适应产生控制信号；第二计数模块用于基于控制信号对时钟信号进行周期性计数而获得计数值，所述控制模块接收计数值并产生计数值与第一预设值的差值；第一数字滤波器用于基于其系数对差值进行处理而获得分频信号；时钟生成模块用于基于分频信号获得时钟信号并将时钟信号反馈至第二计数模块。

在本发明的一个或多个实施例中，所述第一计数模块包括第一计数器、第一寄存器和同步器，所述第一计数器与第一寄存器相连，所述第一计数器与同步器相连，所述同步器与控制模块相连。

在本发明的一个或多个实施例中，所述第一预设值由第二寄存器配置。

在本发明的一个或多个实施例中，所述时钟生成模块包括相连的压控振荡器和数字控制振荡器，所述第一数字滤波器数与数字控制振荡器相连，所述数字控制振荡器与第二计数模块相连。

在本发明的一个或多个实施例中，所述再生成电路还包括锁相环，所述锁相环与第一数字滤波器、时钟生成模块和第二计数模块相连，所述时钟生成模块基于锁相环的输出信号产生中间时钟信号，所述锁相环用于基于分频信号对中间时钟信号进行分频而产生时钟信号。

在本发明的一个或多个实施例中，所述锁相环包括第一时间数字转换器、鉴频鉴相器、第二数字滤波器、分频器和第二时间数字转换器，所述第一时间数字转换器用于接收参考时钟信号并同时与鉴频鉴相器相连，所述鉴频鉴相器与第二数字滤波器相连，所述第二数字滤波器与时钟生成模块相连，所述时钟生成模块与分频器相连，所述分频器与第二时间数字转换器和第二计数模块以及第一数字滤波器相连，所述第二时间数字转换器与鉴频鉴相器相连。

本发明还公开了一种Gapped clock再生成方法，包括：

通过第一计数模块对缺口时钟信号进行周期性计数，获得用于表征每次计数周期完成的指示信号；