[发明专利]基于联合相位调整的多通道数据训练方法

说明书

本发明涉及一种基于联合相位调整的多通道数据训练方法，在该方法中，接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制，并完成多通道延迟对齐；FPAG控制逻辑通过控制时钟管理单元DCM单元调节采样时钟相位；FPAG控制逻辑控制接收器锁存位置，直到锁存住与发送端发送的训练字相同的数据位置，至此完成数据训练。本发明利用FPGA内部的时钟管理单元DCM及IODELAY数据延迟单元实现采样时钟与数据输入延迟的联合相位调整，有效提高高速数据通信的训练可靠性，确保高速数据能够可靠的被接收器采集，降低误码率，且适用范围更广。

技术领域

本发明涉及图像传输技术领域，特别是涉及一种基于联合相位调整的多通道数据训练方法。

背景技术

随着数字图像采集系统的分辨率越来越高，图像传感器芯片输出的数据量也是越来越大，数据传输通道也是越来越多。对于多通道高速信号传输，由于各传输通道的驱动电路以及PCB走线等物理连接存在一定的差异性，从而导致数据传输链路的延迟不一致，且该延迟在一定程度上还受到工作电压、温度等因素的影响。由于各通道传输延迟的差异性，各通道的输入数据与采样时钟具有不同的相位关系，所以各通道输入数据相对采样时钟的建立保持时间不尽相同。各别通道的采样保持时间裕量可能较小，甚至不满足接收器的采样要求，而无法正确且可靠的采集数据，造成通讯错误或误码率升高。

为克服各通道发送的高速数据无法被接收器可靠采样的问题，需要对数据进行训练。在高速数据通信中，通常数据发送端发送固定且已知码型数据，接收端通过采样该码型数据完成数据训练。已有的数据训练方法通常是利用FPGA单一的IODELAY数据延迟单元实现对每一个通道输入数据的延迟控制，遍寻IODELAY延迟时间跨度，寻找出每一通道相对采样时钟的最佳位置，完成高速通信数据训练。然而由于FPGA硬件固有限制，IODELAY数据延迟单元的延迟调节范围有限，当传输频率小于一定数值时，无法覆盖1bit数据时间宽度，从而导致训练结果不可靠甚至训练失败。且无法有效同时兼顾异步与同步传输模式。

发明内容

为解决现有的多通道数据训练方法存在的训练结果不可靠甚至训练失败，且无法有效同时兼顾异步与同步传输模式的问题，本发明提供一种基于联合相位调整的多通道数据训练方法。

为解决上述问题，本发明采取如下的技术方案：

一种基于联合相位调整的多通道数据训练方法，发送端发送的多通道输入数据输入至IODELAY数据延迟单元，IODELAY数据延迟单元输出的延迟数据输入到接收器；时钟输入信号经过时钟管理单元DCM后作为接收器的采样时钟输出至接收器；FPGA控制逻辑对IODELAY数据延迟单元进行数据延迟控制的同时，还用于控制时钟管理单元DCM单元，实现对采样时钟的相位调整；

所述多通道数据训练方法通过以下步骤实现：

步骤一：接收器实时采样发送端发送的固定码型训练字，FPAG控制逻辑通过调节IODLEAY数据延迟单元对输入数据进行延迟控制，并且每进行一步延迟调整，接收器进行多次连续采集，若连续采集结果相同，则判定为稳定区间，若连续采集结果不同，则判定为不稳定区；当各通道均处于采样不稳定区间时，完成多通道延迟对齐；

步骤二：FPAG控制逻辑通过控制时钟管理单元DCM单元调节采样时钟相位，具体调节过程如下：

遍寻时钟管理单元DCM控制相位的整个区间，同时记录下各通道均为稳定区的时钟相位位置以及各通道均为稳定区的时钟相位跨度；

遍寻结束后，选取各通道均为稳定区的最大时钟相位跨度Pspan以及所对应的时钟相位起始位置Pstart，调节采样时钟相位至Pstart+Pspan/2,调节后的采样时钟相位为最终采样时钟相位，完成位训练；；

步骤三：FPAG控制逻辑控制接收器锁存位置，直到锁存住与发送端发送的训练字相同的数据位置，至此完成数据训练。