[发明专利]一种共享存储器系统中加速核心请求完成的方法

说明书

本发明涉及一种共享存储器系统中加速核心请求完成的方法，针对核心请求完成消息提交速度慢的问题，在LocalCA确定请求源CPU(请求源核心所在的CPU)没有核心拥有数据副本时，允许HA直接将完成消息返回给请求源核心，该方法在不违反存储一致性序模型的前提下，通过优化源核心、CA和HA之间的交互方式，降低单路多核或多路多核共享存储器系统的平均访存延时。

技术领域

本发明涉及共享存储器系统中核心访存请求的处理方法技术领域，特别是涉及一种共享存储器系统中加速核心请求完成的方法。(这个专利即适用于单路系统，也适用于多路系统，后续不再强调多路)

背景技术

在多核处理器系统中，处理器和存储器之间的速度差异导致“存储墙”问题的出现。缓存存储系统的引入，缓解了处理器和存储器之间的速度不匹配问题。在大多数多核处理器中，每个核心设置了一级或多级私有缓存(Cache)，多个核心通过片上网络(NetworkOn Chip，NoC)访问共享的末级缓存(Last Level Cache，LLC)。由于程序具有时间局部性，处理器核心获取所需数据之后在本地Cache创建数据副本，而不论其它核心的Cache是否存在相同的数据。由此产生了缓存一致性问题(Cache Coherence)，其根本原因是：在多核处理器系统中，不同的Cache中可能存在同一个数据的多个副本，影响了程序执行的正确性。这样就需要Cache一致性协议来管理共享数据的多个副本。

Cache一致性问题由多个定义方式，Gharachorloo等学者给出的定义为：

(1)每次写操作对所有的核可见；

(2)写操作是顺序化的，即所有的核心观察到相同访存序列。因此，Cache一致性要求写操作必须最终广播到参与的全部处理器中。同时，要求参与的核心所观察到的对同一个地址的写操作，必须按照相同顺序进行。

另外，在编写一个并行程序时，我们希望在读和写之间建立一种序模型，依照该模型，程序员能推断程序的执行结果及其正确性，这个模型就是存储一致性(MemoryCoherence)。

一个完整的一致性模型包括Cache一致性及存储一致性两个方面，且两者是互补的：Cache一致性定义了对同一个存储地址进行的读写操作行为，而存储一致性模型定义了访问所有存储地址的读写行为。在共享存储空间中，多个进程对存储的相同或不同单元做并发的读写操作，每个进程都会看到一个这些操作被完成的序。一个存储一致性模型规定了对这种序的若干约束。

发明内容

本发明所要解决的技术问题是提供一种共享存储器系统中加速核心请求完成的方法，降低单路多核或多路多核共享存储器系统的平均访存延时。

本发明解决其技术问题所采用的技术方案是：提供一种共享存储器系统中加速核心请求完成的方法，包括：

所述共享存储器系统包括请求源CPU和其他CPU，每个所述CPU均包括n个核心、m个LLC体和k个主存控制器MC，每个所述LLC体由Cache代理进行管理，每个所述主存控制器MC由Home代理进行管理，所述n个核心和m个LLC之间、所述m个LLC体和k个主存控制器MC之间均通过片上网络进行通信；

共享存储器系统中加速核心请求完成的方法包括：

步骤(1)：请求源CPU中的核心#i对地址A进行写访问，将所述写访问请求发送给请求源CPU中地址A对应的LLC体和Cache代理；

步骤(2)：所述Cache代理接收到核心#i的写访问请求，并查询地址A对应的LLC目录，若所述LLC目录中请求源CPU的其他核心拥有地址A副本，向拥有地址A副本的核心发起置无效probe请求，同时向目标主存控制器MC对应的Home代理发送全局写请求，所述全局写请求携带无局部Cache一致性标志NoLocalProbe和核心#i请求信息SrcInf；