[发明专利]信号校准方法、存储器存储装置及存储器控制电路单元

说明书

本发明提供一种信号校准方法、存储器存储装置及存储器控制电路单元。所述方法包括：根据内部时钟信号产生时钟信号与数据触发信号；将时钟信号与数据触发信号分别通过第一信号路径与第二信号路径传送至多个易失性存储器模块中的目标易失性存储器模块；获得数据触发信号于目标易失性存储器模块端与时钟信号之间的偏移量；以及响应于所述偏移量大于临界值，根据数据触发信号的延迟信息存储数据触发信号的初始延迟设定。由此，可有效减少往后对数据触发信号执行信号校正时所产生的时钟信号与数据触发信号间的时序错乱的问题。

技术领域

本发明涉及一种信号校准技术，尤其涉及一种信号校准方法、存储器存储装置及存储器控制电路单元。

背景技术

动态随机存取存储器(Dynamic Random Access Memory,DRAM)等易失性存储器具有存取速度快及体积小等优势，故相当适于设置于可携式电子装置中，以作为数据的暂存媒体。此外，存储器控制器可用以控制并存取易失性存储器。

传统上，可通过走线设计及发送预设比特串等方式来对存储器接口与易失性存储器之间沟通和/或传输数据用的时钟信号与数据触发信号(即DQS信号)进行校正，以提高后续的数据读取正确性。然而，在采用多易失性存储器的架构下，已无法单纯通过走线设计来进行信号校正。此外，在高速信号传输中，若待校正的时钟信号与数据触发信号之间的边界(boundary)很接近，则直接对其进行校正后可能会导致锁定后的两个信号之间发生时序错乱(例如将时钟信号中的第T(0)个脉冲锁定至数据触发信号中的第T(1)个脉冲)等问题，进而影响后续对易失性存储器的数据存取效能。

发明内容

本发明提供一种信号校准方法、存储器存储装置及存储器控制电路单元，可改善上述问题。

本发明的范例实施例提供一种信号校准方法，其用于存储器存储装置，所述存储器存储装置包括多个易失性存储器模块，所述信号校准方法包括：根据内部时钟信号产生时钟信号与数据触发信号；将所述时钟信号与所述数据触发信号分别通过第一信号路径与第二信号路径传送至所述多个易失性存储器模块中的目标易失性存储器模块；获得所述数据触发信号于所述目标易失性存储器模块端与所述时钟信号之间的偏移量；以及响应于所述偏移量大于临界值，根据所述数据触发信号的延迟信息存储所述数据触发信号的初始延迟设定。

在本发明的一范例实施例中，所述数据触发信号包括第一数据触发信号与第二数据触发信号，所述第一数据触发信号于所述目标易失性存储器模块端与所述时钟信号之间的第一偏移量不大于所述临界值，所述第二数据触发信号于所述目标易失性存储器模块端与所述时钟信号之间的第二偏移量大于所述临界值，且响应于所述偏移量大于所述临界值，根据所述数据触发信号的所述延迟信息存储所述数据触发信号的所述初始延迟设定的步骤包括：响应于所述第二偏移量大于所述临界值，根据所述第二数据触发信号的延迟信息存储所述数据触发信号的所述初始延迟设定。

在本发明的一范例实施例中，所述的信号校准方法还包括：响应于所述第一偏移量不大于所述临界值，舍弃所述第一数据触发信号的延迟信息。

在本发明的一范例实施例中，所述的信号校准方法还包括：将所述第一数据触发信号的延迟量增加m个延迟时间单位以产生所述第二数据触发信号，且所述延迟时间单位对应所述数据触发信号的一个时钟周期的1/n，其中m与n皆为正整数。

在本发明的一范例实施例中，所述的信号校准方法还包括：在存储所述初始延迟设定后，根据所述内部时钟信号与所述初始延迟设定产生所述数据触发信号；以及根据所述时钟信号调整所述数据触发信号的延迟量，以将所述数据触发信号于所述目标易失性存储器模块端与所述时钟信号对齐。

在本发明的一范例实施例中，根据所述内部时钟信号与所述初始延迟设定产生所述数据触发信号的步骤包括：检测开机信号；以及响应于所述开机信号，根据所述内部时钟信号与所述初始延迟设定产生所述数据触发信号。