[发明专利]阻抗校准以及相关联的方法、装置和系统

说明书

本发明涉及阻抗校准以及相关联的方法、装置和系统。一种半导体装置可以包含输入/输出I/O接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述半导体装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。

分案申请信息

本申请是申请日为2021年4月6日、申请号为202110366812.8、发明名称为“阻抗校准以及相关联的方法、装置和系统”的发明专利申请案的分案申请。

优先权要求

本申请要求针对“阻抗校准以及相关联的方法、装置和系统(ImpedanceCalibration，and Associated Methods，Devices，and Systems)”于2020年4月14日提交的美国专利申请序列号16/848,093的提交日期的权益。

技术领域

本公开的实施例总体上涉及半导体装置阻抗校准。更具体地，各个实施例涉及执行ZQ校准并且涉及相关方法、装置和系统。

背景技术

半导体存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子系统中。有许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和闪速存储器。

半导体存储器装置通常包含能够容纳代表数据位的电荷的许多存储器晶胞。这些存储器晶胞通常被布置成存储器阵列。可以通过经由相关联的字线驱动器选择性地激活存储器晶胞来将数据写入到存储器晶胞或从存储器晶胞中检索数据。

发明内容

本公开的各个实施例可以包含一种半导体装置。所述半导体装置可以包含输入/输出(I/O)接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述多个插补电路中的每个插补电路可以耦接到所述多个插补电路中的一或多个其它插补电路、所述多个ZQ校准电路中的一或多个ZQ校准电路或其任何组合。此外，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。

在另一个实施例中，一种装置可以包含输入/输出(I/O)接口区域。所述装置可以进一步包含第一ZQ校准电路，所述第一ZQ校准电路被配置成生成用于所述I/O接口区域的第一部分的第一校准代码。所述装置还可以包含第二ZQ校准电路，所述第二ZQ校准电路被配置成生成用于所述I/O接口区域的第二部分的第二校准代码。

根据本公开的另一个实施例，一种方法可以包含通过与半导体装置的输入/输出(I/O)接口区域的第一部分相关联的第一ZQ校准电路确定用于所述第一部分的第一校准代码。所述方法还可以包含通过与所述半导体装置的所述I/O接口区域的第二部分相关联的第二ZQ校准电路确定用于所述第二部分的第二校准代码。进一步地，所述方法可以包含基于所述第一校准代码和所述第二校准代码确定用于所述半导体装置的所述I/O接口区域的第三部分的第三校准代码，其中所述第三部分至少部分地定位在所述第一部分与所述第二部分之间。