[发明专利]一种编码器、芯片、高速串行传输接口及电子设备

说明书

本申请涉及一种编码器、芯片、高速串行传输接口及电子设备，属于电子电路技术领域。所述编码器，用于将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，N为大于等于2的偶数。由于本申请所示的编码器可以将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，使得该编码器可以位于并串转换电路之前，由于串行传输的数据速率要比并行传输的数据速率要快，而将编码器置于并串转换电路之前后，可以大幅降低编码器对高频时钟的要求，进而降低时钟上所消耗的功耗。

技术领域

本申请属于电子电路技术领域，具体涉及一种编码器、芯片、高速串行传输接口及电子设备。

背景技术

高速串行传输接口的原理图如图1所示，包含发送端和接收端。与传统源同步并行传输接口的区别是：发送端在向接收端传输数据的同时不需要传输同步时钟。传统源同步并行接口发送端在向接收端传输数据的同时需要传输同步时钟。发送端包含：锁相环(Phase Lock Loop，PLL)、并串转换电路、编码器以及驱动器。并串转换电路，用于根据锁相环输出的时钟信号(Txclk)将并行输入的N位PRBS(Pseudo Random Binary Sequence，伪随机二进制序列)数据转换为1路PRBS串行数据信号输出；编码器把并串转换电路输出的1路PRBS串行数据信号编码成上拉驱动信号(Pux)和下拉驱动信号(PD)，并输出给驱动器，以得到满足PAM3(3Pulse Amplitude Modulation，三相位幅度调制)通信协议的L信号、H信号、M信号。L信号代表信号0；M信号可以代表信号0也可以代表信号1，具体根据前一笔数据的编码决定，如前一笔数据的编码为L，则M位信号0，若前一笔数据的编码为H，则M位信号1；H信号代表信号1。

现有编码器的原理如图2所示，由于编码器的时钟工作频率是数据速率的两倍(1Hz＝2bps)，例如，TxDat的数据速率是6.4Gbps，触发器(D Flip Flop，DFF)需要的时钟是6.4GHz，触发器所需要的时钟会随着输入数据的数据速率的增加而增加，这样会导致对DFF的时序要求变高，使得时钟上的功耗会非常大。

发明内容

鉴于此，本申请的目的在于提供一种编码器、芯片、高速串行传输接口及电子设备，以改善现有编码器对高频时钟的要求高，导致功耗会非常大的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种编码器，所述编码器，用于将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，N为大于等于2的偶数。

在本申请实施例中，由于本申请所示的编码器可以将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，使得该编码器可以位于并串转换电路之前，由于串行传输的数据速率要比并行传输的数据速率要快，而将编码器置于并串转换电路之前后，可以大幅降低编码器对高频时钟的要求，进而降低时钟上所消耗的功耗。

结合第一方面实施例的一种可能的实施方式，所述编码器包括：N路编码电路、第一触发器、第二触发器；每一路所述编码电路，用于根据输入自身的输入信号，编码得到对应的一位上拉驱动信号和一位下拉驱动信号；第一触发器其输入为所述N位PRBS信号中的最后一位信号；第二触发器其输入为所述N路编码电路中的第N路编码电路的内部信号；i依次取1至N，针对所述N路编码电路中的第i路编码电路，当i＝1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第一位信号、所述N位PRBS信号中的第一位信号的反相信号、所述第一触发器的输出信号以及所述第二触发器的输出信号；当i大于1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第i-1位信号、第i位信号、所述N位PRBS信号中的第i位信号的反相信号以及第i-1路编码电路的内部信号。