[发明专利]包括时钟路径的半导体装置及半导体系统

权利要求书

1.一种半导体装置，包括：

内部时钟生成电路，基于参考时钟信号来生成具有不同相位的多个内部时钟信号；

停止控制电路，基于所述多个内部时钟信号来生成停止信号，以及基于所述参考时钟信号和所述停止信号来生成时钟电平信号；以及

数据时钟生成电路，基于所述多个内部时钟信号、所述停止信号和所述时钟电平信号来生成数据时钟信号和互补数据时钟信号。

2.根据权利要求1所述的半导体装置，其中，所述内部时钟生成电路包括：

延迟锁定环电路，基于所述参考时钟信号来执行延迟锁定操作以生成延迟锁定时钟信号；以及

多相时钟生成电路，接收所述延迟锁定时钟信号以生成所述多个内部时钟信号。

3.根据权利要求2所述的半导体装置，还包括时钟分配网络，所述时钟分配网络驱动所述延迟锁定时钟信号以向所述多相时钟生成电路提供所述延迟锁定时钟信号。

4.根据权利要求1所述的半导体装置，其中，所述多个内部时钟信号具有比所述参考时钟信号低的频率。

5.根据权利要求1所述的半导体装置，其中，所述停止控制电路包括：

停止信号生成电路，检测所述多个内部时钟信号的逻辑电平以生成所述停止信号；以及

选通电路，在所述停止信号被使能时生成具有与所述参考时钟信号对应的逻辑电平的所述时钟电平信号。

6.根据权利要求5所述的半导体装置，其中，所述停止信号生成电路在所述多个内部时钟信号全部具有相同的逻辑电平时使能所述停止信号。

7.根据权利要求5所述的半导体装置，其中，所述停止信号生成电路包括：

预备停止信号生成器，检测所述多个内部时钟信号的逻辑电平以生成预备停止信号；以及

停止信号驱动器，在所述预备停止信号保持使能达预定时间量或更多时间量时使能所述停止信号。

8.根据权利要求1所述的半导体装置，其中，所述数据时钟生成电路：

当所述停止信号被禁止时，基于所述内部时钟信号的逻辑电平来生成所述数据时钟信号和所述互补数据时钟信号，以及

当所述停止信号被使能时，基于所述时钟电平信号来生成所述数据时钟信号和所述互补数据时钟信号。

9.根据权利要求1所述的半导体装置，其中，所述数据时钟生成电路包括：

触发电路，基于所述多个内部时钟信号、所述停止信号和所述时钟电平信号来生成数据时钟驱动信号和互补数据时钟驱动信号；以及

数据时钟发送器，基于所述数据时钟驱动信号来生成所述数据时钟信号，以及基于所述互补数据时钟驱动信号来生成所述互补数据时钟信号。

10.根据权利要求9所述的半导体装置，其中，所述触发电路：

当所述停止信号被禁止时，基于所述多个内部时钟信号的逻辑电平来生成所述数据时钟驱动信号和所述互补数据时钟驱动信号，以及

当所述停止信号被使能时，生成具有与所述时钟电平信号对应的逻辑电平的所述数据时钟驱动信号，以及生成具有与所述时钟电平信号相反的逻辑电平的所述互补数据时钟驱动信号。

11.根据权利要求1所述的半导体装置，还包括时钟分配网络，所述时钟分配网络驱动所述多个内部时钟信号以向所述数据时钟生成电路提供所述多个内部时钟信号。

12.一种半导体装置，包括：

内部时钟生成电路，基于参考时钟信号来生成具有不同相位的多个内部时钟信号；

停止控制电路，基于所述多个内部时钟信号来生成停止信号，基于所述参考时钟信号和所述停止信号来生成时钟电平信号，以及基于所述多个内部时钟信号、所述停止信号和所述时钟电平信号来生成多个输出时钟信号；以及

数据时钟生成电路，基于所述多个输出时钟信号来生成数据时钟信号和互补数据时钟信号。